news5f.v.bak

Verilog HDL语言编写的5分频电路。采用两路时钟相逻辑作用产生。

 //实验名称	新5分频之2：3波形产生
//文件名	news5f.v
//日期	2006-6-25
/*定义模块*/
module	S5F32 (clk,rst,clk_32);
input	clk,rst;
output clk_32;

reg clk_32;
reg [2:0] 	count1;

always@( posedge clk or negedge rst)		
if ( !rst )
	count1 <= 0;
else
	begin
		if (count1 < 4)
			begin
			   count1 <= count1+1;
			   if (count1>=3)
				   clk_32 <=1;
			   else
				   clk_32 <=0;
			end
		else
			count1 <=0;
  end 
endmodule