e.v

来自「32位单精度浮点加法器」· Verilog 代码 · 共 33 行

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    00:10:09 12/24/2012 
// Design Name: 
// Module Name:    e 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module e(
    );
	 assign SQ_rA = rA;
  assign SQ_rB = rB;
  assign SQ_Temp = Temp;
 assign SQ_TempA = TempA;
  assign SQ_TempB = TempB;
  assign SQ_rExp = rExp;
assign SQ_rExpDiff = rExpDiff;


endmodule