dq024_timesim.vhd

xilinx xc9572 cpld 实现的伺服电机控制器

    port map (
      I => DQ15_OBUF_tsimcreated_xor_Q,
      CE => Vcc,
      CLK => DQ15_OBUF_CLKF,
      SET => Gnd,
      RST => DQ15_OBUF_tsimcreated_prld_Q,
      O => DQ15_OBUF_Q_6
    );
  DQ15_OBUF_D_129 : X_XOR2
    port map (
      I0 => DQ15_OBUF_D1,
      I1 => DQ15_OBUF_D2,
      O => DQ15_OBUF_D
    );
  DQ15_OBUF_D1_130 : X_ZERO
    port map (
      O => DQ15_OBUF_D1
    );
  DQ15_OBUF_D2_PT_0_131 : X_AND8
    port map (
      I0 => NlwInverterSignal_DQ15_OBUF_D2_PT_0_IN0,
      I1 => D_1_IBUF,
      I2 => D_0_IBUF,
      I3 => D_7_IBUF,
      I4 => D_2_IBUF,
      I5 => D_3_IBUF,
      I6 => NlwInverterSignal_DQ15_OBUF_D2_PT_0_IN6,
      I7 => NlwInverterSignal_DQ15_OBUF_D2_PT_0_IN7,
      O => DQ15_OBUF_D2_PT_0
    );
  DQ15_OBUF_D2_PT_1_132 : X_AND8
    port map (
      I0 => NlwInverterSignal_DQ15_OBUF_D2_PT_1_IN0,
      I1 => D_1_IBUF,
      I2 => D_0_IBUF,
      I3 => NlwInverterSignal_DQ15_OBUF_D2_PT_1_IN3,
      I4 => D_2_IBUF,
      I5 => D_3_IBUF,
      I6 => NlwInverterSignal_DQ15_OBUF_D2_PT_1_IN6,
      I7 => DQ15_OBUF_FBK,
      O => DQ15_OBUF_D2_PT_1
    );
  DQ15_OBUF_D2_133 : X_OR2
    port map (
      I0 => DQ15_OBUF_D2_PT_0,
      I1 => DQ15_OBUF_D2_PT_1,
      O => DQ15_OBUF_D2
    );
  DQ15_OBUF_CLKF_134 : X_AND2
    port map (
      I0 => WR_IBUF,
      I1 => WR_IBUF,
      O => DQ15_OBUF_CLKF
    );
  DQ15_OBUF_RSTF_135 : X_AND2
    port map (
      I0 => REST_IBUF,
      I1 => REST_IBUF,
      O => DQ15_OBUF_RSTF
    );
  DQ16_OBUF_Q_136 : X_BUF
    port map (
      I => DQ16_OBUF_Q_7,
      O => DQ16_OBUF_Q
    );
  DQ16_OBUF_FBK_137 : X_BUF
    port map (
      I => DQ16_OBUF_Q_7,
      O => DQ16_OBUF_FBK
    );
  DQ16_OBUF_tsimcreated_xor_Q_138 : X_XOR2
    port map (
      I0 => DQ16_OBUF_D,
      I1 => DQ16_OBUF_Q_7,
      O => DQ16_OBUF_tsimcreated_xor_Q
    );
  DQ16_OBUF_tsimcreated_prld_Q_139 : X_OR2
    port map (
      I0 => DQ16_OBUF_RSTF,
      I1 => PRLD,
      O => DQ16_OBUF_tsimcreated_prld_Q
    );
  DQ16_OBUF_REG : X_FF
    port map (
      I => DQ16_OBUF_tsimcreated_xor_Q,
      CE => Vcc,
      CLK => DQ16_OBUF_CLKF,
      SET => Gnd,
      RST => DQ16_OBUF_tsimcreated_prld_Q,
      O => DQ16_OBUF_Q_7
    );
  DQ16_OBUF_D_140 : X_XOR2
    port map (
      I0 => DQ16_OBUF_D1,
      I1 => DQ16_OBUF_D2,
      O => DQ16_OBUF_D
    );
  DQ16_OBUF_D1_141 : X_ZERO
    port map (
      O => DQ16_OBUF_D1
    );
  DQ16_OBUF_D2_PT_0_142 : X_AND8
    port map (
      I0 => NlwInverterSignal_DQ16_OBUF_D2_PT_0_IN0,
      I1 => NlwInverterSignal_DQ16_OBUF_D2_PT_0_IN1,
      I2 => NlwInverterSignal_DQ16_OBUF_D2_PT_0_IN2,
      I3 => D_7_IBUF,
      I4 => NlwInverterSignal_DQ16_OBUF_D2_PT_0_IN4,
      I5 => NlwInverterSignal_DQ16_OBUF_D2_PT_0_IN5,
      I6 => D_4_IBUF,
      I7 => NlwInverterSignal_DQ16_OBUF_D2_PT_0_IN7,
      O => DQ16_OBUF_D2_PT_0
    );
  DQ16_OBUF_D2_PT_1_143 : X_AND8
    port map (
      I0 => NlwInverterSignal_DQ16_OBUF_D2_PT_1_IN0,
      I1 => NlwInverterSignal_DQ16_OBUF_D2_PT_1_IN1,
      I2 => NlwInverterSignal_DQ16_OBUF_D2_PT_1_IN2,
      I3 => NlwInverterSignal_DQ16_OBUF_D2_PT_1_IN3,
      I4 => NlwInverterSignal_DQ16_OBUF_D2_PT_1_IN4,
      I5 => NlwInverterSignal_DQ16_OBUF_D2_PT_1_IN5,
      I6 => D_4_IBUF,
      I7 => DQ16_OBUF_FBK,
      O => DQ16_OBUF_D2_PT_1
    );
  DQ16_OBUF_D2_144 : X_OR2
    port map (
      I0 => DQ16_OBUF_D2_PT_0,
      I1 => DQ16_OBUF_D2_PT_1,
      O => DQ16_OBUF_D2
    );
  DQ16_OBUF_CLKF_145 : X_AND2
    port map (
      I0 => WR_IBUF,
      I1 => WR_IBUF,
      O => DQ16_OBUF_CLKF
    );
  DQ16_OBUF_RSTF_146 : X_AND2
    port map (
      I0 => REST_IBUF,
      I1 => REST_IBUF,
      O => DQ16_OBUF_RSTF
    );
  DQ17_OBUF_Q_147 : X_BUF
    port map (
      I => DQ17_OBUF_Q_8,
      O => DQ17_OBUF_Q
    );
  DQ17_OBUF_FBK_148 : X_BUF
    port map (
      I => DQ17_OBUF_Q_8,
      O => DQ17_OBUF_FBK
    );
  DQ17_OBUF_tsimcreated_xor_Q_149 : X_XOR2
    port map (
      I0 => DQ17_OBUF_D,
      I1 => DQ17_OBUF_Q_8,
      O => DQ17_OBUF_tsimcreated_xor_Q
    );
  DQ17_OBUF_tsimcreated_prld_Q_150 : X_OR2
    port map (
      I0 => DQ17_OBUF_RSTF,
      I1 => PRLD,
      O => DQ17_OBUF_tsimcreated_prld_Q
    );
  DQ17_OBUF_REG : X_FF
    port map (
      I => DQ17_OBUF_tsimcreated_xor_Q,
      CE => Vcc,
      CLK => DQ17_OBUF_CLKF,
      SET => Gnd,
      RST => DQ17_OBUF_tsimcreated_prld_Q,
      O => DQ17_OBUF_Q_8
    );
  DQ17_OBUF_D_151 : X_XOR2
    port map (
      I0 => DQ17_OBUF_D1,
      I1 => DQ17_OBUF_D2,
      O => DQ17_OBUF_D
    );
  DQ17_OBUF_D1_152 : X_ZERO
    port map (
      O => DQ17_OBUF_D1
    );
  DQ17_OBUF_D2_PT_0_153 : X_AND8
    port map (
      I0 => NlwInverterSignal_DQ17_OBUF_D2_PT_0_IN0,
      I1 => NlwInverterSignal_DQ17_OBUF_D2_PT_0_IN1,
      I2 => D_0_IBUF,
      I3 => D_7_IBUF,
      I4 => NlwInverterSignal_DQ17_OBUF_D2_PT_0_IN4,
      I5 => NlwInverterSignal_DQ17_OBUF_D2_PT_0_IN5,
      I6 => D_4_IBUF,
      I7 => NlwInverterSignal_DQ17_OBUF_D2_PT_0_IN7,
      O => DQ17_OBUF_D2_PT_0
    );
  DQ17_OBUF_D2_PT_1_154 : X_AND8
    port map (
      I0 => NlwInverterSignal_DQ17_OBUF_D2_PT_1_IN0,
      I1 => NlwInverterSignal_DQ17_OBUF_D2_PT_1_IN1,
      I2 => D_0_IBUF,
      I3 => NlwInverterSignal_DQ17_OBUF_D2_PT_1_IN3,
      I4 => NlwInverterSignal_DQ17_OBUF_D2_PT_1_IN4,
      I5 => NlwInverterSignal_DQ17_OBUF_D2_PT_1_IN5,
      I6 => D_4_IBUF,
      I7 => DQ17_OBUF_FBK,
      O => DQ17_OBUF_D2_PT_1
    );
  DQ17_OBUF_D2_155 : X_OR2
    port map (
      I0 => DQ17_OBUF_D2_PT_0,
      I1 => DQ17_OBUF_D2_PT_1,
      O => DQ17_OBUF_D2
    );
  DQ17_OBUF_CLKF_156 : X_AND2
    port map (
      I0 => WR_IBUF,
      I1 => WR_IBUF,
      O => DQ17_OBUF_CLKF
    );
  DQ17_OBUF_RSTF_157 : X_AND2
    port map (
      I0 => REST_IBUF,
      I1 => REST_IBUF,
      O => DQ17_OBUF_RSTF
    );
  DQ18_OBUF_Q_158 : X_BUF
    port map (
      I => DQ18_OBUF_Q_9,
      O => DQ18_OBUF_Q
    );
  DQ18_OBUF_FBK_159 : X_BUF
    port map (
      I => DQ18_OBUF_Q_9,
      O => DQ18_OBUF_FBK
    );
  DQ18_OBUF_tsimcreated_xor_Q_160 : X_XOR2
    port map (
      I0 => DQ18_OBUF_D,
      I1 => DQ18_OBUF_Q_9,
      O => DQ18_OBUF_tsimcreated_xor_Q
    );
  DQ18_OBUF_tsimcreated_prld_Q_161 : X_OR2
    port map (
      I0 => DQ18_OBUF_RSTF,
      I1 => PRLD,
      O => DQ18_OBUF_tsimcreated_prld_Q
    );
  DQ18_OBUF_REG : X_FF
    port map (
      I => DQ18_OBUF_tsimcreated_xor_Q,
      CE => Vcc,
      CLK => DQ18_OBUF_CLKF,
      SET => Gnd,
      RST => DQ18_OBUF_tsimcreated_prld_Q,
      O => DQ18_OBUF_Q_9
    );
  DQ18_OBUF_D_162 : X_XOR2
    port map (
      I0 => DQ18_OBUF_D1,
      I1 => DQ18_OBUF_D2,
      O => DQ18_OBUF_D
    );
  DQ18_OBUF_D1_163 : X_ZERO
    port map (
      O => DQ18_OBUF_D1
    );
  DQ18_OBUF_D2_PT_0_164 : X_AND8
    port map (
      I0 => NlwInverterSignal_DQ18_OBUF_D2_PT_0_IN0,
      I1 => D_1_IBUF,
      I2 => NlwInverterSignal_DQ18_OBUF_D2_PT_0_IN2,
      I3 => D_7_IBUF,
      I4 => NlwInverterSignal_DQ18_OBUF_D2_PT_0_IN4,
      I5 => NlwInverterSignal_DQ18_OBUF_D2_PT_0_IN5,
      I6 => D_4_IBUF,
      I7 => NlwInverterSignal_DQ18_OBUF_D2_PT_0_IN7,
      O => DQ18_OBUF_D2_PT_0
    );
  DQ18_OBUF_D2_PT_1_165 : X_AND8
    port map (
      I0 => NlwInverterSignal_DQ18_OBUF_D2_PT_1_IN0,
      I1 => D_1_IBUF,
      I2 => NlwInverterSignal_DQ18_OBUF_D2_PT_1_IN2,
      I3 => NlwInverterSignal_DQ18_OBUF_D2_PT_1_IN3,
      I4 => NlwInverterSignal_DQ18_OBUF_D2_PT_1_IN4,
      I5 => NlwInverterSignal_DQ18_OBUF_D2_PT_1_IN5,
      I6 => D_4_IBUF,
      I7 => DQ18_OBUF_FBK,
      O => DQ18_OBUF_D2_PT_1
    );
  DQ18_OBUF_D2_166 : X_OR2
    port map (
      I0 => DQ18_OBUF_D2_PT_0,
      I1 => DQ18_OBUF_D2_PT_1,
      O => DQ18_OBUF_D2
    );
  DQ18_OBUF_CLKF_167 : X_AND2
    port map (
      I0 => WR_IBUF,
      I1 => WR_IBUF,
      O => DQ18_OBUF_CLKF
    );
  DQ18_OBUF_RSTF_168 : X_AND2
    port map (
      I0 => REST_IBUF,
      I1 => REST_IBUF,
      O => DQ18_OBUF_RSTF
    );
  DQ19_OBUF_Q_169 : X_BUF
    port map (
      I => DQ19_OBUF_Q_10,
      O => DQ19_OBUF_Q
    );
  DQ19_OBUF_FBK_170 : X_BUF
    port map (
      I => DQ19_OBUF_Q_10,
      O => DQ19_OBUF_FBK
    );
  DQ19_OBUF_tsimcreated_xor_Q_171 : X_XOR2
    port map (
      I0 => DQ19_OBUF_D,
      I1 => DQ19_OBUF_Q_10,
      O => DQ19_OBUF_tsimcreated_xor_Q
    );
  DQ19_OBUF_tsimcreated_prld_Q_172 : X_OR2
    port map (
      I0 => DQ19_OBUF_RSTF,
      I1 => PRLD,
      O => DQ19_OBUF_tsimcreated_prld_Q
    );
  DQ19_OBUF_REG : X_FF
    port map (
      I => DQ19_OBUF_tsimcreated_xor_Q,
      CE => Vcc,
      CLK => DQ19_OBUF_CLKF,
      SET => Gnd,
      RST => DQ19_OBUF_tsimcreated_prld_Q,
      O => DQ19_OBUF_Q_10
    );
  DQ19_OBUF_D_173 : X_XOR2
    port map (
      I0 => DQ19_OBUF_D1,
      I1 => DQ19_OBUF_D2,
      O => DQ19_OBUF_D
    );
  DQ19_OBUF_D1_174 : X_ZERO
    port map (
      O => DQ19_OBUF_D1
    );
  DQ19_OBUF_D2_PT_0_175 : X_AND8
    port map (
      I0 => NlwInverterSignal_DQ19_OBUF_D2_PT_0_IN0,
      I1 => D_1_IBUF,
      I2 => D_0_IBUF,
      I3 => D_7_IBUF,
      I4 => NlwInverterSignal_DQ19_OBUF_D2_PT_0_IN4,
      I5 => NlwInverterSignal_DQ19_OBUF_D2_PT_0_IN5,
      I6 => D_4_IBUF,
      I7 => NlwInverterSignal_DQ19_OBUF_D2_PT_0_IN7,
      O => DQ19_OBUF_D2_PT_0
    );
  DQ19_OBUF_D2_PT_1_176 : X_AND8
    port map (
      I0 => NlwInverterSignal_DQ19_OBUF_D2_PT_1_IN0,
      I1 => D_1_IBUF,
      I2 => D_0_IBUF,
      I3 => NlwInverterSignal_DQ19_OBUF_D2_PT_1_IN3,
      I4 => NlwInverterSignal_DQ19_OBUF_D2_PT_1_IN4,
      I5 => NlwInverterSignal_DQ19_OBUF_D2_PT_1_IN5,
      I6 => D_4_IBUF,
      I7 => DQ19_OBUF_FBK,
      O => DQ19_OBUF_D2_PT_1
    );
  DQ19_OBUF_D2_177 : X_OR2
    port map (
      I0 => DQ19_OBUF_D2_PT_0,
      I1 => DQ19_OBUF_D2_PT_1,
      O => DQ19_OBUF_D2
    );
  DQ19_OBUF_CLKF_178 : X_AND2
    port map (
      I0 => WR_IBUF,
      I1 => WR_IBUF,
      O => DQ19_OBUF_CLKF
    );
  DQ19_OBUF_RSTF_179 : X_AND2
    port map (
      I0 => REST_IBUF,
      I1 => REST_IBUF,
      O => DQ19_OBUF_RSTF
    );
  DQ1_OBUF_Q_180 : X_BUF
    port map (
      I => DQ1_OBUF_Q_11,
      O => DQ1_OBUF_Q
    );
  DQ1_OBUF_FBK_181 : X_BUF
    port map (
      I => DQ1_OBUF_Q_11,
      O => DQ1_OBUF_FBK
    );
  DQ1_OBUF_tsimcreated_xor_Q_182 : X_XOR2
    port map (
      I0 => DQ1_OBUF_D,
      I1 => DQ1_OBUF_Q_11,
      O => DQ1_OBUF_tsimcreated_xor_Q
    );
  DQ1_OBUF_tsimcreated_prld_Q_183 : X_OR2
    port map (
      I0 => DQ1_OBUF_RSTF,
      I1 => PRLD,
      O => DQ1_OBUF_tsimcreated_prld_Q
    );
  DQ1_OBUF_REG : X_FF
    port map (
      I => DQ1_OBUF_tsimcreated_xor_Q,
      CE => Vcc,
      CLK => DQ1_OBUF_CLKF,
      SET => Gnd,
      RST => DQ1_OBUF_tsimcreated_prld_Q,
      O => DQ1_OBUF_Q_11
    );
  DQ1_OBUF_D_184 : X_XOR2
    port map (
      I0 => DQ1_OBUF_D1,
      I1 => DQ1_OBUF_D2,
      O => DQ1_OBUF_D
    );