dq024_timesim.vhd

xilinx xc9572 cpld 实现的伺服电机控制器

    );
  DQ10_OBUF_tsimcreated_xor_Q_72 : X_XOR2
    port map (
      I0 => DQ10_OBUF_D,
      I1 => DQ10_OBUF_Q_1,
      O => DQ10_OBUF_tsimcreated_xor_Q
    );
  DQ10_OBUF_tsimcreated_prld_Q_73 : X_OR2
    port map (
      I0 => DQ10_OBUF_RSTF,
      I1 => PRLD,
      O => DQ10_OBUF_tsimcreated_prld_Q
    );
  DQ10_OBUF_REG : X_FF
    port map (
      I => DQ10_OBUF_tsimcreated_xor_Q,
      CE => Vcc,
      CLK => DQ10_OBUF_CLKF,
      SET => Gnd,
      RST => DQ10_OBUF_tsimcreated_prld_Q,
      O => DQ10_OBUF_Q_1
    );
  DQ10_OBUF_D_74 : X_XOR2
    port map (
      I0 => DQ10_OBUF_D1,
      I1 => DQ10_OBUF_D2,
      O => DQ10_OBUF_D
    );
  DQ10_OBUF_D1_75 : X_ZERO
    port map (
      O => DQ10_OBUF_D1
    );
  DQ10_OBUF_D2_PT_0_76 : X_AND8
    port map (
      I0 => NlwInverterSignal_DQ10_OBUF_D2_PT_0_IN0,
      I1 => D_1_IBUF,
      I2 => NlwInverterSignal_DQ10_OBUF_D2_PT_0_IN2,
      I3 => D_7_IBUF,
      I4 => NlwInverterSignal_DQ10_OBUF_D2_PT_0_IN4,
      I5 => D_3_IBUF,
      I6 => NlwInverterSignal_DQ10_OBUF_D2_PT_0_IN6,
      I7 => NlwInverterSignal_DQ10_OBUF_D2_PT_0_IN7,
      O => DQ10_OBUF_D2_PT_0
    );
  DQ10_OBUF_D2_PT_1_77 : X_AND8
    port map (
      I0 => NlwInverterSignal_DQ10_OBUF_D2_PT_1_IN0,
      I1 => D_1_IBUF,
      I2 => NlwInverterSignal_DQ10_OBUF_D2_PT_1_IN2,
      I3 => NlwInverterSignal_DQ10_OBUF_D2_PT_1_IN3,
      I4 => NlwInverterSignal_DQ10_OBUF_D2_PT_1_IN4,
      I5 => D_3_IBUF,
      I6 => NlwInverterSignal_DQ10_OBUF_D2_PT_1_IN6,
      I7 => DQ10_OBUF_FBK,
      O => DQ10_OBUF_D2_PT_1
    );
  DQ10_OBUF_D2_78 : X_OR2
    port map (
      I0 => DQ10_OBUF_D2_PT_0,
      I1 => DQ10_OBUF_D2_PT_1,
      O => DQ10_OBUF_D2
    );
  DQ10_OBUF_CLKF_79 : X_AND2
    port map (
      I0 => WR_IBUF,
      I1 => WR_IBUF,
      O => DQ10_OBUF_CLKF
    );
  DQ10_OBUF_RSTF_80 : X_AND2
    port map (
      I0 => REST_IBUF,
      I1 => REST_IBUF,
      O => DQ10_OBUF_RSTF
    );
  DQ11_OBUF_Q_81 : X_BUF
    port map (
      I => DQ11_OBUF_Q_2,
      O => DQ11_OBUF_Q
    );
  DQ11_OBUF_FBK_82 : X_BUF
    port map (
      I => DQ11_OBUF_Q_2,
      O => DQ11_OBUF_FBK
    );
  DQ11_OBUF_tsimcreated_xor_Q_83 : X_XOR2
    port map (
      I0 => DQ11_OBUF_D,
      I1 => DQ11_OBUF_Q_2,
      O => DQ11_OBUF_tsimcreated_xor_Q
    );
  DQ11_OBUF_tsimcreated_prld_Q_84 : X_OR2
    port map (
      I0 => DQ11_OBUF_RSTF,
      I1 => PRLD,
      O => DQ11_OBUF_tsimcreated_prld_Q
    );
  DQ11_OBUF_REG : X_FF
    port map (
      I => DQ11_OBUF_tsimcreated_xor_Q,
      CE => Vcc,
      CLK => DQ11_OBUF_CLKF,
      SET => Gnd,
      RST => DQ11_OBUF_tsimcreated_prld_Q,
      O => DQ11_OBUF_Q_2
    );
  DQ11_OBUF_D_85 : X_XOR2
    port map (
      I0 => DQ11_OBUF_D1,
      I1 => DQ11_OBUF_D2,
      O => DQ11_OBUF_D
    );
  DQ11_OBUF_D1_86 : X_ZERO
    port map (
      O => DQ11_OBUF_D1
    );
  DQ11_OBUF_D2_PT_0_87 : X_AND8
    port map (
      I0 => NlwInverterSignal_DQ11_OBUF_D2_PT_0_IN0,
      I1 => D_1_IBUF,
      I2 => D_0_IBUF,
      I3 => D_7_IBUF,
      I4 => NlwInverterSignal_DQ11_OBUF_D2_PT_0_IN4,
      I5 => D_3_IBUF,
      I6 => NlwInverterSignal_DQ11_OBUF_D2_PT_0_IN6,
      I7 => NlwInverterSignal_DQ11_OBUF_D2_PT_0_IN7,
      O => DQ11_OBUF_D2_PT_0
    );
  DQ11_OBUF_D2_PT_1_88 : X_AND8
    port map (
      I0 => NlwInverterSignal_DQ11_OBUF_D2_PT_1_IN0,
      I1 => D_1_IBUF,
      I2 => D_0_IBUF,
      I3 => NlwInverterSignal_DQ11_OBUF_D2_PT_1_IN3,
      I4 => NlwInverterSignal_DQ11_OBUF_D2_PT_1_IN4,
      I5 => D_3_IBUF,
      I6 => NlwInverterSignal_DQ11_OBUF_D2_PT_1_IN6,
      I7 => DQ11_OBUF_FBK,
      O => DQ11_OBUF_D2_PT_1
    );
  DQ11_OBUF_D2_89 : X_OR2
    port map (
      I0 => DQ11_OBUF_D2_PT_0,
      I1 => DQ11_OBUF_D2_PT_1,
      O => DQ11_OBUF_D2
    );
  DQ11_OBUF_CLKF_90 : X_AND2
    port map (
      I0 => WR_IBUF,
      I1 => WR_IBUF,
      O => DQ11_OBUF_CLKF
    );
  DQ11_OBUF_RSTF_91 : X_AND2
    port map (
      I0 => REST_IBUF,
      I1 => REST_IBUF,
      O => DQ11_OBUF_RSTF
    );
  DQ12_OBUF_Q_92 : X_BUF
    port map (
      I => DQ12_OBUF_Q_3,
      O => DQ12_OBUF_Q
    );
  DQ12_OBUF_FBK_93 : X_BUF
    port map (
      I => DQ12_OBUF_Q_3,
      O => DQ12_OBUF_FBK
    );
  DQ12_OBUF_tsimcreated_xor_Q_94 : X_XOR2
    port map (
      I0 => DQ12_OBUF_D,
      I1 => DQ12_OBUF_Q_3,
      O => DQ12_OBUF_tsimcreated_xor_Q
    );
  DQ12_OBUF_tsimcreated_prld_Q_95 : X_OR2
    port map (
      I0 => DQ12_OBUF_RSTF,
      I1 => PRLD,
      O => DQ12_OBUF_tsimcreated_prld_Q
    );
  DQ12_OBUF_REG : X_FF
    port map (
      I => DQ12_OBUF_tsimcreated_xor_Q,
      CE => Vcc,
      CLK => DQ12_OBUF_CLKF,
      SET => Gnd,
      RST => DQ12_OBUF_tsimcreated_prld_Q,
      O => DQ12_OBUF_Q_3
    );
  DQ12_OBUF_D_96 : X_XOR2
    port map (
      I0 => DQ12_OBUF_D1,
      I1 => DQ12_OBUF_D2,
      O => DQ12_OBUF_D
    );
  DQ12_OBUF_D1_97 : X_ZERO
    port map (
      O => DQ12_OBUF_D1
    );
  DQ12_OBUF_D2_PT_0_98 : X_AND8
    port map (
      I0 => NlwInverterSignal_DQ12_OBUF_D2_PT_0_IN0,
      I1 => NlwInverterSignal_DQ12_OBUF_D2_PT_0_IN1,
      I2 => NlwInverterSignal_DQ12_OBUF_D2_PT_0_IN2,
      I3 => D_7_IBUF,
      I4 => D_2_IBUF,
      I5 => D_3_IBUF,
      I6 => NlwInverterSignal_DQ12_OBUF_D2_PT_0_IN6,
      I7 => NlwInverterSignal_DQ12_OBUF_D2_PT_0_IN7,
      O => DQ12_OBUF_D2_PT_0
    );
  DQ12_OBUF_D2_PT_1_99 : X_AND8
    port map (
      I0 => NlwInverterSignal_DQ12_OBUF_D2_PT_1_IN0,
      I1 => NlwInverterSignal_DQ12_OBUF_D2_PT_1_IN1,
      I2 => NlwInverterSignal_DQ12_OBUF_D2_PT_1_IN2,
      I3 => NlwInverterSignal_DQ12_OBUF_D2_PT_1_IN3,
      I4 => D_2_IBUF,
      I5 => D_3_IBUF,
      I6 => NlwInverterSignal_DQ12_OBUF_D2_PT_1_IN6,
      I7 => DQ12_OBUF_FBK,
      O => DQ12_OBUF_D2_PT_1
    );
  DQ12_OBUF_D2_100 : X_OR2
    port map (
      I0 => DQ12_OBUF_D2_PT_0,
      I1 => DQ12_OBUF_D2_PT_1,
      O => DQ12_OBUF_D2
    );
  DQ12_OBUF_CLKF_101 : X_AND2
    port map (
      I0 => WR_IBUF,
      I1 => WR_IBUF,
      O => DQ12_OBUF_CLKF
    );
  DQ12_OBUF_RSTF_102 : X_AND2
    port map (
      I0 => REST_IBUF,
      I1 => REST_IBUF,
      O => DQ12_OBUF_RSTF
    );
  DQ13_OBUF_Q_103 : X_BUF
    port map (
      I => DQ13_OBUF_Q_4,
      O => DQ13_OBUF_Q
    );
  DQ13_OBUF_FBK_104 : X_BUF
    port map (
      I => DQ13_OBUF_Q_4,
      O => DQ13_OBUF_FBK
    );
  DQ13_OBUF_tsimcreated_xor_Q_105 : X_XOR2
    port map (
      I0 => DQ13_OBUF_D,
      I1 => DQ13_OBUF_Q_4,
      O => DQ13_OBUF_tsimcreated_xor_Q
    );
  DQ13_OBUF_tsimcreated_prld_Q_106 : X_OR2
    port map (
      I0 => DQ13_OBUF_RSTF,
      I1 => PRLD,
      O => DQ13_OBUF_tsimcreated_prld_Q
    );
  DQ13_OBUF_REG : X_FF
    port map (
      I => DQ13_OBUF_tsimcreated_xor_Q,
      CE => Vcc,
      CLK => DQ13_OBUF_CLKF,
      SET => Gnd,
      RST => DQ13_OBUF_tsimcreated_prld_Q,
      O => DQ13_OBUF_Q_4
    );
  DQ13_OBUF_D_107 : X_XOR2
    port map (
      I0 => DQ13_OBUF_D1,
      I1 => DQ13_OBUF_D2,
      O => DQ13_OBUF_D
    );
  DQ13_OBUF_D1_108 : X_ZERO
    port map (
      O => DQ13_OBUF_D1
    );
  DQ13_OBUF_D2_PT_0_109 : X_AND8
    port map (
      I0 => NlwInverterSignal_DQ13_OBUF_D2_PT_0_IN0,
      I1 => NlwInverterSignal_DQ13_OBUF_D2_PT_0_IN1,
      I2 => D_0_IBUF,
      I3 => D_7_IBUF,
      I4 => D_2_IBUF,
      I5 => D_3_IBUF,
      I6 => NlwInverterSignal_DQ13_OBUF_D2_PT_0_IN6,
      I7 => NlwInverterSignal_DQ13_OBUF_D2_PT_0_IN7,
      O => DQ13_OBUF_D2_PT_0
    );
  DQ13_OBUF_D2_PT_1_110 : X_AND8
    port map (
      I0 => NlwInverterSignal_DQ13_OBUF_D2_PT_1_IN0,
      I1 => NlwInverterSignal_DQ13_OBUF_D2_PT_1_IN1,
      I2 => D_0_IBUF,
      I3 => NlwInverterSignal_DQ13_OBUF_D2_PT_1_IN3,
      I4 => D_2_IBUF,
      I5 => D_3_IBUF,
      I6 => NlwInverterSignal_DQ13_OBUF_D2_PT_1_IN6,
      I7 => DQ13_OBUF_FBK,
      O => DQ13_OBUF_D2_PT_1
    );
  DQ13_OBUF_D2_111 : X_OR2
    port map (
      I0 => DQ13_OBUF_D2_PT_0,
      I1 => DQ13_OBUF_D2_PT_1,
      O => DQ13_OBUF_D2
    );
  DQ13_OBUF_CLKF_112 : X_AND2
    port map (
      I0 => WR_IBUF,
      I1 => WR_IBUF,
      O => DQ13_OBUF_CLKF
    );
  DQ13_OBUF_RSTF_113 : X_AND2
    port map (
      I0 => REST_IBUF,
      I1 => REST_IBUF,
      O => DQ13_OBUF_RSTF
    );
  DQ14_OBUF_Q_114 : X_BUF
    port map (
      I => DQ14_OBUF_Q_5,
      O => DQ14_OBUF_Q
    );
  DQ14_OBUF_FBK_115 : X_BUF
    port map (
      I => DQ14_OBUF_Q_5,
      O => DQ14_OBUF_FBK
    );
  DQ14_OBUF_tsimcreated_xor_Q_116 : X_XOR2
    port map (
      I0 => DQ14_OBUF_D,
      I1 => DQ14_OBUF_Q_5,
      O => DQ14_OBUF_tsimcreated_xor_Q
    );
  DQ14_OBUF_tsimcreated_prld_Q_117 : X_OR2
    port map (
      I0 => DQ14_OBUF_RSTF,
      I1 => PRLD,
      O => DQ14_OBUF_tsimcreated_prld_Q
    );
  DQ14_OBUF_REG : X_FF
    port map (
      I => DQ14_OBUF_tsimcreated_xor_Q,
      CE => Vcc,
      CLK => DQ14_OBUF_CLKF,
      SET => Gnd,
      RST => DQ14_OBUF_tsimcreated_prld_Q,
      O => DQ14_OBUF_Q_5
    );
  DQ14_OBUF_D_118 : X_XOR2
    port map (
      I0 => DQ14_OBUF_D1,
      I1 => DQ14_OBUF_D2,
      O => DQ14_OBUF_D
    );
  DQ14_OBUF_D1_119 : X_ZERO
    port map (
      O => DQ14_OBUF_D1
    );
  DQ14_OBUF_D2_PT_0_120 : X_AND8
    port map (
      I0 => NlwInverterSignal_DQ14_OBUF_D2_PT_0_IN0,
      I1 => D_1_IBUF,
      I2 => NlwInverterSignal_DQ14_OBUF_D2_PT_0_IN2,
      I3 => D_7_IBUF,
      I4 => D_2_IBUF,
      I5 => D_3_IBUF,
      I6 => NlwInverterSignal_DQ14_OBUF_D2_PT_0_IN6,
      I7 => NlwInverterSignal_DQ14_OBUF_D2_PT_0_IN7,
      O => DQ14_OBUF_D2_PT_0
    );
  DQ14_OBUF_D2_PT_1_121 : X_AND8
    port map (
      I0 => NlwInverterSignal_DQ14_OBUF_D2_PT_1_IN0,
      I1 => D_1_IBUF,
      I2 => NlwInverterSignal_DQ14_OBUF_D2_PT_1_IN2,
      I3 => NlwInverterSignal_DQ14_OBUF_D2_PT_1_IN3,
      I4 => D_2_IBUF,
      I5 => D_3_IBUF,
      I6 => NlwInverterSignal_DQ14_OBUF_D2_PT_1_IN6,
      I7 => DQ14_OBUF_FBK,
      O => DQ14_OBUF_D2_PT_1
    );
  DQ14_OBUF_D2_122 : X_OR2
    port map (
      I0 => DQ14_OBUF_D2_PT_0,
      I1 => DQ14_OBUF_D2_PT_1,
      O => DQ14_OBUF_D2
    );
  DQ14_OBUF_CLKF_123 : X_AND2
    port map (
      I0 => WR_IBUF,
      I1 => WR_IBUF,
      O => DQ14_OBUF_CLKF
    );
  DQ14_OBUF_RSTF_124 : X_AND2
    port map (
      I0 => REST_IBUF,
      I1 => REST_IBUF,
      O => DQ14_OBUF_RSTF
    );
  DQ15_OBUF_Q_125 : X_BUF
    port map (
      I => DQ15_OBUF_Q_6,
      O => DQ15_OBUF_Q
    );
  DQ15_OBUF_FBK_126 : X_BUF
    port map (
      I => DQ15_OBUF_Q_6,
      O => DQ15_OBUF_FBK
    );
  DQ15_OBUF_tsimcreated_xor_Q_127 : X_XOR2
    port map (
      I0 => DQ15_OBUF_D,
      I1 => DQ15_OBUF_Q_6,
      O => DQ15_OBUF_tsimcreated_xor_Q
    );
  DQ15_OBUF_tsimcreated_prld_Q_128 : X_OR2
    port map (
      I0 => DQ15_OBUF_RSTF,
      I1 => PRLD,
      O => DQ15_OBUF_tsimcreated_prld_Q
    );
  DQ15_OBUF_REG : X_FF