dq024_timesim.vhd

xilinx xc9572 cpld 实现的伺服电机控制器

-- Xilinx Vhdl netlist produced by netgen application (version G.35)
-- Command       : -rpw 100 -ar Structure -xon true -w -ofmt vhdl -sim dq024.nga dq024_timesim.vhd 
-- Input file    : dq024.nga
-- Output file   : dq024_timesim.vhd
-- Design name   : dq024.nga
-- # of Entities : 1
-- Xilinx        : D:/Xilinx
-- Device        : XC9572-10-TQ100 (Speed File: Version 3.0)

-- This vhdl netlist is a simulation model and uses simulation 
-- primitives which may not represent the true implementation of the 
-- device, however the netlist is functionally correct and should not 
-- be modified. This file cannot be synthesized and should only be used 
-- with supported simulation tools.

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
library SIMPRIM;
use SIMPRIM.VCOMPONENTS.ALL;
use SIMPRIM.VPACKAGE.ALL;

entity dq024 is
  port (
    G : in STD_LOGIC := 'X'; 
    D_1_Q : in STD_LOGIC := 'X'; 
    D_0_Q : in STD_LOGIC := 'X'; 
    WR : in STD_LOGIC := 'X'; 
    REST : in STD_LOGIC := 'X'; 
    D_7_Q : in STD_LOGIC := 'X'; 
    D_2_Q : in STD_LOGIC := 'X'; 
    D_3_Q : in STD_LOGIC := 'X'; 
    D_4_Q : in STD_LOGIC := 'X'; 
    DQ0 : out STD_LOGIC; 
    DQ10 : out STD_LOGIC; 
    DQ11 : out STD_LOGIC; 
    DQ12 : out STD_LOGIC; 
    DQ13 : out STD_LOGIC; 
    DQ14 : out STD_LOGIC; 
    DQ15 : out STD_LOGIC; 
    DQ16 : out STD_LOGIC; 
    DQ17 : out STD_LOGIC; 
    DQ18 : out STD_LOGIC; 
    DQ19 : out STD_LOGIC; 
    DQ1 : out STD_LOGIC; 
    DQ20 : out STD_LOGIC; 
    DQ21 : out STD_LOGIC; 
    DQ22 : out STD_LOGIC; 
    DQ23 : out STD_LOGIC; 
    DQ2 : out STD_LOGIC; 
    DQ3 : out STD_LOGIC; 
    DQ4 : out STD_LOGIC; 
    DQ5 : out STD_LOGIC; 
    DQ6 : out STD_LOGIC; 
    DQ7 : out STD_LOGIC; 
    DQ8 : out STD_LOGIC; 
    DQ9 : out STD_LOGIC 
  );
end dq024;

architecture Structure of dq024 is
  signal G_IBUF : STD_LOGIC; 
  signal D_1_IBUF : STD_LOGIC; 
  signal D_0_IBUF : STD_LOGIC; 
  signal WR_IBUF : STD_LOGIC; 
  signal REST_IBUF : STD_LOGIC; 
  signal D_7_IBUF : STD_LOGIC; 
  signal D_2_IBUF : STD_LOGIC; 
  signal D_3_IBUF : STD_LOGIC; 
  signal D_4_IBUF : STD_LOGIC; 
  signal DQ0_OBUF_Q : STD_LOGIC; 
  signal DQ10_OBUF_Q : STD_LOGIC; 
  signal DQ11_OBUF_Q : STD_LOGIC; 
  signal DQ12_OBUF_Q : STD_LOGIC; 
  signal DQ13_OBUF_Q : STD_LOGIC; 
  signal DQ14_OBUF_Q : STD_LOGIC; 
  signal DQ15_OBUF_Q : STD_LOGIC; 
  signal DQ16_OBUF_Q : STD_LOGIC; 
  signal DQ17_OBUF_Q : STD_LOGIC; 
  signal DQ18_OBUF_Q : STD_LOGIC; 
  signal DQ19_OBUF_Q : STD_LOGIC; 
  signal DQ1_OBUF_Q : STD_LOGIC; 
  signal DQ20_OBUF_Q : STD_LOGIC; 
  signal DQ21_OBUF_Q : STD_LOGIC; 
  signal DQ22_OBUF_Q : STD_LOGIC; 
  signal DQ23_OBUF_Q : STD_LOGIC; 
  signal DQ2_OBUF_Q : STD_LOGIC; 
  signal DQ3_OBUF_Q : STD_LOGIC; 
  signal DQ4_OBUF_Q : STD_LOGIC; 
  signal DQ5_OBUF_Q : STD_LOGIC; 
  signal DQ6_OBUF_Q : STD_LOGIC; 
  signal DQ7_OBUF_Q : STD_LOGIC; 
  signal DQ8_OBUF_Q : STD_LOGIC; 
  signal DQ9_OBUF_Q : STD_LOGIC; 
  signal DQ0_OBUF_Q_0 : STD_LOGIC; 
  signal DQ0_OBUF_FBK : STD_LOGIC; 
  signal DQ0_OBUF_D : STD_LOGIC; 
  signal DQ0_OBUF_tsimcreated_xor_Q : STD_LOGIC; 
  signal DQ0_OBUF_RSTF : STD_LOGIC; 
  signal PRLD : STD_LOGIC; 
  signal DQ0_OBUF_tsimcreated_prld_Q : STD_LOGIC; 
  signal DQ0_OBUF_CLKF : STD_LOGIC; 
  signal Gnd : STD_LOGIC; 
  signal Vcc : STD_LOGIC; 
  signal DQ0_OBUF_D1 : STD_LOGIC; 
  signal DQ0_OBUF_D2 : STD_LOGIC; 
  signal DQ0_OBUF_D2_PT_0 : STD_LOGIC; 
  signal DQ0_OBUF_D2_PT_1 : STD_LOGIC; 
  signal DQ10_OBUF_Q_1 : STD_LOGIC; 
  signal DQ10_OBUF_FBK : STD_LOGIC; 
  signal DQ10_OBUF_D : STD_LOGIC; 
  signal DQ10_OBUF_tsimcreated_xor_Q : STD_LOGIC; 
  signal DQ10_OBUF_RSTF : STD_LOGIC; 
  signal DQ10_OBUF_tsimcreated_prld_Q : STD_LOGIC; 
  signal DQ10_OBUF_CLKF : STD_LOGIC; 
  signal DQ10_OBUF_D1 : STD_LOGIC; 
  signal DQ10_OBUF_D2 : STD_LOGIC; 
  signal DQ10_OBUF_D2_PT_0 : STD_LOGIC; 
  signal DQ10_OBUF_D2_PT_1 : STD_LOGIC; 
  signal DQ11_OBUF_Q_2 : STD_LOGIC; 
  signal DQ11_OBUF_FBK : STD_LOGIC; 
  signal DQ11_OBUF_D : STD_LOGIC; 
  signal DQ11_OBUF_tsimcreated_xor_Q : STD_LOGIC; 
  signal DQ11_OBUF_RSTF : STD_LOGIC; 
  signal DQ11_OBUF_tsimcreated_prld_Q : STD_LOGIC; 
  signal DQ11_OBUF_CLKF : STD_LOGIC; 
  signal DQ11_OBUF_D1 : STD_LOGIC; 
  signal DQ11_OBUF_D2 : STD_LOGIC; 
  signal DQ11_OBUF_D2_PT_0 : STD_LOGIC; 
  signal DQ11_OBUF_D2_PT_1 : STD_LOGIC; 
  signal DQ12_OBUF_Q_3 : STD_LOGIC; 
  signal DQ12_OBUF_FBK : STD_LOGIC; 
  signal DQ12_OBUF_D : STD_LOGIC; 
  signal DQ12_OBUF_tsimcreated_xor_Q : STD_LOGIC; 
  signal DQ12_OBUF_RSTF : STD_LOGIC; 
  signal DQ12_OBUF_tsimcreated_prld_Q : STD_LOGIC; 
  signal DQ12_OBUF_CLKF : STD_LOGIC; 
  signal DQ12_OBUF_D1 : STD_LOGIC; 
  signal DQ12_OBUF_D2 : STD_LOGIC; 
  signal DQ12_OBUF_D2_PT_0 : STD_LOGIC; 
  signal DQ12_OBUF_D2_PT_1 : STD_LOGIC; 
  signal DQ13_OBUF_Q_4 : STD_LOGIC; 
  signal DQ13_OBUF_FBK : STD_LOGIC; 
  signal DQ13_OBUF_D : STD_LOGIC; 
  signal DQ13_OBUF_tsimcreated_xor_Q : STD_LOGIC; 
  signal DQ13_OBUF_RSTF : STD_LOGIC; 
  signal DQ13_OBUF_tsimcreated_prld_Q : STD_LOGIC; 
  signal DQ13_OBUF_CLKF : STD_LOGIC; 
  signal DQ13_OBUF_D1 : STD_LOGIC; 
  signal DQ13_OBUF_D2 : STD_LOGIC; 
  signal DQ13_OBUF_D2_PT_0 : STD_LOGIC; 
  signal DQ13_OBUF_D2_PT_1 : STD_LOGIC; 
  signal DQ14_OBUF_Q_5 : STD_LOGIC; 
  signal DQ14_OBUF_FBK : STD_LOGIC; 
  signal DQ14_OBUF_D : STD_LOGIC; 
  signal DQ14_OBUF_tsimcreated_xor_Q : STD_LOGIC; 
  signal DQ14_OBUF_RSTF : STD_LOGIC; 
  signal DQ14_OBUF_tsimcreated_prld_Q : STD_LOGIC; 
  signal DQ14_OBUF_CLKF : STD_LOGIC; 
  signal DQ14_OBUF_D1 : STD_LOGIC; 
  signal DQ14_OBUF_D2 : STD_LOGIC; 
  signal DQ14_OBUF_D2_PT_0 : STD_LOGIC; 
  signal DQ14_OBUF_D2_PT_1 : STD_LOGIC; 
  signal DQ15_OBUF_Q_6 : STD_LOGIC; 
  signal DQ15_OBUF_FBK : STD_LOGIC; 
  signal DQ15_OBUF_D : STD_LOGIC; 
  signal DQ15_OBUF_tsimcreated_xor_Q : STD_LOGIC; 
  signal DQ15_OBUF_RSTF : STD_LOGIC; 
  signal DQ15_OBUF_tsimcreated_prld_Q : STD_LOGIC; 
  signal DQ15_OBUF_CLKF : STD_LOGIC; 
  signal DQ15_OBUF_D1 : STD_LOGIC; 
  signal DQ15_OBUF_D2 : STD_LOGIC; 
  signal DQ15_OBUF_D2_PT_0 : STD_LOGIC; 
  signal DQ15_OBUF_D2_PT_1 : STD_LOGIC; 
  signal DQ16_OBUF_Q_7 : STD_LOGIC; 
  signal DQ16_OBUF_FBK : STD_LOGIC; 
  signal DQ16_OBUF_D : STD_LOGIC; 
  signal DQ16_OBUF_tsimcreated_xor_Q : STD_LOGIC; 
  signal DQ16_OBUF_RSTF : STD_LOGIC; 
  signal DQ16_OBUF_tsimcreated_prld_Q : STD_LOGIC; 
  signal DQ16_OBUF_CLKF : STD_LOGIC; 
  signal DQ16_OBUF_D1 : STD_LOGIC; 
  signal DQ16_OBUF_D2 : STD_LOGIC; 
  signal DQ16_OBUF_D2_PT_0 : STD_LOGIC; 
  signal DQ16_OBUF_D2_PT_1 : STD_LOGIC; 
  signal DQ17_OBUF_Q_8 : STD_LOGIC; 
  signal DQ17_OBUF_FBK : STD_LOGIC; 
  signal DQ17_OBUF_D : STD_LOGIC; 
  signal DQ17_OBUF_tsimcreated_xor_Q : STD_LOGIC; 
  signal DQ17_OBUF_RSTF : STD_LOGIC; 
  signal DQ17_OBUF_tsimcreated_prld_Q : STD_LOGIC; 
  signal DQ17_OBUF_CLKF : STD_LOGIC; 
  signal DQ17_OBUF_D1 : STD_LOGIC; 
  signal DQ17_OBUF_D2 : STD_LOGIC; 
  signal DQ17_OBUF_D2_PT_0 : STD_LOGIC; 
  signal DQ17_OBUF_D2_PT_1 : STD_LOGIC; 
  signal DQ18_OBUF_Q_9 : STD_LOGIC; 
  signal DQ18_OBUF_FBK : STD_LOGIC; 
  signal DQ18_OBUF_D : STD_LOGIC; 
  signal DQ18_OBUF_tsimcreated_xor_Q : STD_LOGIC; 
  signal DQ18_OBUF_RSTF : STD_LOGIC; 
  signal DQ18_OBUF_tsimcreated_prld_Q : STD_LOGIC; 
  signal DQ18_OBUF_CLKF : STD_LOGIC; 
  signal DQ18_OBUF_D1 : STD_LOGIC; 
  signal DQ18_OBUF_D2 : STD_LOGIC; 
  signal DQ18_OBUF_D2_PT_0 : STD_LOGIC; 
  signal DQ18_OBUF_D2_PT_1 : STD_LOGIC; 
  signal DQ19_OBUF_Q_10 : STD_LOGIC; 
  signal DQ19_OBUF_FBK : STD_LOGIC; 
  signal DQ19_OBUF_D : STD_LOGIC; 
  signal DQ19_OBUF_tsimcreated_xor_Q : STD_LOGIC; 
  signal DQ19_OBUF_RSTF : STD_LOGIC; 
  signal DQ19_OBUF_tsimcreated_prld_Q : STD_LOGIC; 
  signal DQ19_OBUF_CLKF : STD_LOGIC; 
  signal DQ19_OBUF_D1 : STD_LOGIC; 
  signal DQ19_OBUF_D2 : STD_LOGIC; 
  signal DQ19_OBUF_D2_PT_0 : STD_LOGIC; 
  signal DQ19_OBUF_D2_PT_1 : STD_LOGIC; 
  signal DQ1_OBUF_Q_11 : STD_LOGIC; 
  signal DQ1_OBUF_FBK : STD_LOGIC; 
  signal DQ1_OBUF_D : STD_LOGIC; 
  signal DQ1_OBUF_tsimcreated_xor_Q : STD_LOGIC; 
  signal DQ1_OBUF_RSTF : STD_LOGIC; 
  signal DQ1_OBUF_tsimcreated_prld_Q : STD_LOGIC; 
  signal DQ1_OBUF_CLKF : STD_LOGIC; 
  signal DQ1_OBUF_D1 : STD_LOGIC; 
  signal DQ1_OBUF_D2 : STD_LOGIC; 
  signal DQ1_OBUF_D2_PT_0 : STD_LOGIC; 
  signal DQ1_OBUF_D2_PT_1 : STD_LOGIC; 
  signal DQ20_OBUF_Q_12 : STD_LOGIC; 
  signal DQ20_OBUF_FBK : STD_LOGIC; 
  signal DQ20_OBUF_D : STD_LOGIC; 
  signal DQ20_OBUF_tsimcreated_xor_Q : STD_LOGIC; 
  signal DQ20_OBUF_RSTF : STD_LOGIC; 
  signal DQ20_OBUF_tsimcreated_prld_Q : STD_LOGIC; 
  signal DQ20_OBUF_CLKF : STD_LOGIC; 
  signal DQ20_OBUF_D1 : STD_LOGIC; 
  signal DQ20_OBUF_D2 : STD_LOGIC; 
  signal DQ20_OBUF_D2_PT_0 : STD_LOGIC; 
  signal DQ20_OBUF_D2_PT_1 : STD_LOGIC; 
  signal DQ21_OBUF_Q_13 : STD_LOGIC; 
  signal DQ21_OBUF_FBK : STD_LOGIC; 
  signal DQ21_OBUF_D : STD_LOGIC; 
  signal DQ21_OBUF_tsimcreated_xor_Q : STD_LOGIC; 
  signal DQ21_OBUF_RSTF : STD_LOGIC; 
  signal DQ21_OBUF_tsimcreated_prld_Q : STD_LOGIC; 
  signal DQ21_OBUF_CLKF : STD_LOGIC; 
  signal DQ21_OBUF_D1 : STD_LOGIC; 
  signal DQ21_OBUF_D2 : STD_LOGIC; 
  signal DQ21_OBUF_D2_PT_0 : STD_LOGIC; 
  signal DQ21_OBUF_D2_PT_1 : STD_LOGIC; 
  signal DQ22_OBUF_Q_14 : STD_LOGIC; 
  signal DQ22_OBUF_FBK : STD_LOGIC; 
  signal DQ22_OBUF_D : STD_LOGIC; 
  signal DQ22_OBUF_tsimcreated_xor_Q : STD_LOGIC; 
  signal DQ22_OBUF_RSTF : STD_LOGIC; 
  signal DQ22_OBUF_tsimcreated_prld_Q : STD_LOGIC; 
  signal DQ22_OBUF_CLKF : STD_LOGIC; 
  signal DQ22_OBUF_D1 : STD_LOGIC; 
  signal DQ22_OBUF_D2 : STD_LOGIC; 
  signal DQ22_OBUF_D2_PT_0 : STD_LOGIC; 
  signal DQ22_OBUF_D2_PT_1 : STD_LOGIC; 
  signal DQ23_OBUF_Q_15 : STD_LOGIC; 
  signal DQ23_OBUF_FBK : STD_LOGIC; 
  signal DQ23_OBUF_D : STD_LOGIC; 
  signal DQ23_OBUF_tsimcreated_xor_Q : STD_LOGIC; 
  signal DQ23_OBUF_RSTF : STD_LOGIC; 
  signal DQ23_OBUF_tsimcreated_prld_Q : STD_LOGIC; 
  signal DQ23_OBUF_CLKF : STD_LOGIC; 
  signal DQ23_OBUF_D1 : STD_LOGIC; 
  signal DQ23_OBUF_D2 : STD_LOGIC; 
  signal DQ23_OBUF_D2_PT_0 : STD_LOGIC; 
  signal DQ23_OBUF_D2_PT_1 : STD_LOGIC; 
  signal DQ2_OBUF_Q_16 : STD_LOGIC; 
  signal DQ2_OBUF_FBK : STD_LOGIC; 
  signal DQ2_OBUF_D : STD_LOGIC; 
  signal DQ2_OBUF_tsimcreated_xor_Q : STD_LOGIC; 
  signal DQ2_OBUF_RSTF : STD_LOGIC; 
  signal DQ2_OBUF_tsimcreated_prld_Q : STD_LOGIC; 
  signal DQ2_OBUF_CLKF : STD_LOGIC; 
  signal DQ2_OBUF_D1 : STD_LOGIC; 
  signal DQ2_OBUF_D2 : STD_LOGIC; 
  signal DQ2_OBUF_D2_PT_0 : STD_LOGIC; 
  signal DQ2_OBUF_D2_PT_1 : STD_LOGIC; 
  signal DQ3_OBUF_Q_17 : STD_LOGIC; 
  signal DQ3_OBUF_FBK : STD_LOGIC; 
  signal DQ3_OBUF_D : STD_LOGIC; 
  signal DQ3_OBUF_tsimcreated_xor_Q : STD_LOGIC; 
  signal DQ3_OBUF_RSTF : STD_LOGIC; 
  signal DQ3_OBUF_tsimcreated_prld_Q : STD_LOGIC; 
  signal DQ3_OBUF_CLKF : STD_LOGIC; 
  signal DQ3_OBUF_D1 : STD_LOGIC; 
  signal DQ3_OBUF_D2 : STD_LOGIC; 
  signal DQ3_OBUF_D2_PT_0 : STD_LOGIC; 
  signal DQ3_OBUF_D2_PT_1 : STD_LOGIC; 
  signal DQ4_OBUF_Q_18 : STD_LOGIC; 
  signal DQ4_OBUF_FBK : STD_LOGIC; 
  signal DQ4_OBUF_D : STD_LOGIC; 
  signal DQ4_OBUF_tsimcreated_xor_Q : STD_LOGIC; 
  signal DQ4_OBUF_RSTF : STD_LOGIC; 
  signal DQ4_OBUF_tsimcreated_prld_Q : STD_LOGIC; 
  signal DQ4_OBUF_CLKF : STD_LOGIC; 
  signal DQ4_OBUF_D1 : STD_LOGIC; 
  signal DQ4_OBUF_D2 : STD_LOGIC; 
  signal DQ4_OBUF_D2_PT_0 : STD_LOGIC; 
  signal DQ4_OBUF_D2_PT_1 : STD_LOGIC; 
  signal DQ5_OBUF_Q_19 : STD_LOGIC; 
  signal DQ5_OBUF_FBK : STD_LOGIC; 
  signal DQ5_OBUF_D : STD_LOGIC; 
  signal DQ5_OBUF_tsimcreated_xor_Q : STD_LOGIC; 
  signal DQ5_OBUF_RSTF : STD_LOGIC; 
  signal DQ5_OBUF_tsimcreated_prld_Q : STD_LOGIC; 
  signal DQ5_OBUF_CLKF : STD_LOGIC; 
  signal DQ5_OBUF_D1 : STD_LOGIC; 
  signal DQ5_OBUF_D2 : STD_LOGIC; 
  signal DQ5_OBUF_D2_PT_0 : STD_LOGIC; 
  signal DQ5_OBUF_D2_PT_1 : STD_LOGIC; 
  signal DQ6_OBUF_Q_20 : STD_LOGIC; 
  signal DQ6_OBUF_FBK : STD_LOGIC; 
  signal DQ6_OBUF_D : STD_LOGIC; 
  signal DQ6_OBUF_tsimcreated_xor_Q : STD_LOGIC; 
  signal DQ6_OBUF_RSTF : STD_LOGIC; 
  signal DQ6_OBUF_tsimcreated_prld_Q : STD_LOGIC; 
  signal DQ6_OBUF_CLKF : STD_LOGIC; 
  signal DQ6_OBUF_D1 : STD_LOGIC; 
  signal DQ6_OBUF_D2 : STD_LOGIC; 
  signal DQ6_OBUF_D2_PT_0 : STD_LOGIC; 
  signal DQ6_OBUF_D2_PT_1 : STD_LOGIC; 
  signal DQ7_OBUF_Q_21 : STD_LOGIC; 
  signal DQ7_OBUF_FBK : STD_LOGIC; 
  signal DQ7_OBUF_D : STD_LOGIC; 
  signal DQ7_OBUF_tsimcreated_xor_Q : STD_LOGIC; 
  signal DQ7_OBUF_RSTF : STD_LOGIC; 
  signal DQ7_OBUF_tsimcreated_prld_Q : STD_LOGIC; 
  signal DQ7_OBUF_CLKF : STD_LOGIC; 
  signal DQ7_OBUF_D1 : STD_LOGIC; 
  signal DQ7_OBUF_D2 : STD_LOGIC; 
  signal DQ7_OBUF_D2_PT_0 : STD_LOGIC; 
  signal DQ7_OBUF_D2_PT_1 : STD_LOGIC; 
  signal DQ8_OBUF_Q_22 : STD_LOGIC; 
  signal DQ8_OBUF_FBK : STD_LOGIC; 
  signal DQ8_OBUF_D : STD_LOGIC; 
  signal DQ8_OBUF_tsimcreated_xor_Q : STD_LOGIC; 
  signal DQ8_OBUF_RSTF : STD_LOGIC; 
  signal DQ8_OBUF_tsimcreated_prld_Q : STD_LOGIC; 
  signal DQ8_OBUF_CLKF : STD_LOGIC; 
  signal DQ8_OBUF_D1 : STD_LOGIC; 
  signal DQ8_OBUF_D2 : STD_LOGIC; 
  signal DQ8_OBUF_D2_PT_0 : STD_LOGIC; 
  signal DQ8_OBUF_D2_PT_1 : STD_LOGIC; 
  signal DQ9_OBUF_Q_23 : STD_LOGIC; 
  signal DQ9_OBUF_FBK : STD_LOGIC; 
  signal DQ9_OBUF_D : STD_LOGIC; 
  signal DQ9_OBUF_tsimcreated_xor_Q : STD_LOGIC; 
  signal DQ9_OBUF_RSTF : STD_LOGIC; 
  signal DQ9_OBUF_tsimcreated_prld_Q : STD_LOGIC; 
  signal DQ9_OBUF_CLKF : STD_LOGIC; 
  signal DQ9_OBUF_D1 : STD_LOGIC; 
  signal DQ9_OBUF_D2 : STD_LOGIC; 
  signal DQ9_OBUF_D2_PT_0 : STD_LOGIC; 
  signal DQ9_OBUF_D2_PT_1 : STD_LOGIC; 
  signal NlwInverterSignal_DQ0_OBUF_D2_PT_0_IN0 : STD_LOGIC; 
  signal NlwInverterSignal_DQ0_OBUF_D2_PT_0_IN1 : STD_LOGIC; 
  signal NlwInverterSignal_DQ0_OBUF_D2_PT_0_IN2 : STD_LOGIC; 
  signal NlwInverterSignal_DQ0_OBUF_D2_PT_0_IN4 : STD_LOGIC; 
  signal NlwInverterSignal_DQ0_OBUF_D2_PT_0_IN5 : STD_LOGIC; 
  signal NlwInverterSignal_DQ0_OBUF_D2_PT_0_IN6 : STD_LOGIC; 
  signal NlwInverterSignal_DQ0_OBUF_D2_PT_0_IN7 : STD_LOGIC; 
  signal NlwInverterSignal_DQ0_OBUF_D2_PT_1_IN0 : STD_LOGIC; 
  signal NlwInverterSignal_DQ0_OBUF_D2_PT_1_IN1 : STD_LOGIC; 
  signal NlwInverterSignal_DQ0_OBUF_D2_PT_1_IN2 : STD_LOGIC; 
  signal NlwInverterSignal_DQ0_OBUF_D2_PT_1_IN3 : STD_LOGIC; 
  signal NlwInverterSignal_DQ0_OBUF_D2_PT_1_IN4 : STD_LOGIC; 
  signal NlwInverterSignal_DQ0_OBUF_D2_PT_1_IN5 : STD_LOGIC; 
  signal NlwInverterSignal_DQ0_OBUF_D2_PT_1_IN6 : STD_LOGIC; 
  signal NlwInverterSignal_DQ10_OBUF_D2_PT_0_IN0 : STD_LOGIC; 
  signal NlwInverterSignal_DQ10_OBUF_D2_PT_0_IN2 : STD_LOGIC; 
  signal NlwInverterSignal_DQ10_OBUF_D2_PT_0_IN4 : STD_LOGIC; 
  signal NlwInverterSignal_DQ10_OBUF_D2_PT_0_IN6 : STD_LOGIC; 
  signal NlwInverterSignal_DQ10_OBUF_D2_PT_0_IN7 : STD_LOGIC; 
  signal NlwInverterSignal_DQ10_OBUF_D2_PT_1_IN0 : STD_LOGIC; 
  signal NlwInverterSignal_DQ10_OBUF_D2_PT_1_IN2 : STD_LOGIC; 
  signal NlwInverterSignal_DQ10_OBUF_D2_PT_1_IN3 : STD_LOGIC; 
  signal NlwInverterSignal_DQ10_OBUF_D2_PT_1_IN4 : STD_LOGIC; 
  signal NlwInverterSignal_DQ10_OBUF_D2_PT_1_IN6 : STD_LOGIC; 
  signal NlwInverterSignal_DQ11_OBUF_D2_PT_0_IN0 : STD_LOGIC; 
  signal NlwInverterSignal_DQ11_OBUF_D2_PT_0_IN4 : STD_LOGIC; 
  signal NlwInverterSignal_DQ11_OBUF_D2_PT_0_IN6 : STD_LOGIC; 
  signal NlwInverterSignal_DQ11_OBUF_D2_PT_0_IN7 : STD_LOGIC; 
  signal NlwInverterSignal_DQ11_OBUF_D2_PT_1_IN0 : STD_LOGIC; 
  signal NlwInverterSignal_DQ11_OBUF_D2_PT_1_IN3 : STD_LOGIC; 
  signal NlwInverterSignal_DQ11_OBUF_D2_PT_1_IN4 : STD_LOGIC; 
  signal NlwInverterSignal_DQ11_OBUF_D2_PT_1_IN6 : STD_LOGIC; 
  signal NlwInverterSignal_DQ12_OBUF_D2_PT_0_IN0 : STD_LOGIC; 
  signal NlwInverterSignal_DQ12_OBUF_D2_PT_0_IN1 : STD_LOGIC; 
  signal NlwInverterSignal_DQ12_OBUF_D2_PT_0_IN2 : STD_LOGIC; 
  signal NlwInverterSignal_DQ12_OBUF_D2_PT_0_IN6 : STD_LOGIC; 
  signal NlwInverterSignal_DQ12_OBUF_D2_PT_0_IN7 : STD_LOGIC; 
  signal NlwInverterSignal_DQ12_OBUF_D2_PT_1_IN0 : STD_LOGIC; 
  signal NlwInverterSignal_DQ12_OBUF_D2_PT_1_IN1 : STD_LOGIC; 
  signal NlwInverterSignal_DQ12_OBUF_D2_PT_1_IN2 : STD_LOGIC; 
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