clock.v

来自「本代码是在modelsim下运行的模拟8×8位的CPU」· Verilog 代码 · 共 12 行

module clock (clk);
   parameter cyc=5; //???????
   
   output    clk;
   reg       clk;
 
   initial 
      clk=0;
   always 
      #cyc clk=~clk;
      
endmodule