adr.v

来自「verilog数字系统设计教程 所有例题的源程」· Verilog 代码 · 共 14 行

//?????
//------------------------------------------------------------------------------
module  adr(addr,fetch,ir_addr,pc_addr);
output [12:0] addr;
input [12:0] ir_addr, pc_addr;
input  fetch;

assign  addr = fetch?  pc_addr : ir_addr;

endmodule
//------------------------------------------------------------------------------