machinectl.v

来自「verilog数字系统设计教程 所有例题的源程」· Verilog 代码 · 共 17 行

//?????
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module machinectl( ena, fetch, rst);
output  ena;
input  fetch, rst;
reg ena;

always @(posedge fetch or posedge rst)
begin
if(rst)
ena<=0;
else
ena<=1;
end

endmodule
//----------------------------------------------------------------------------