datactl.v

来自「verilog数字系统设计教程 所有例题的源程」· Verilog 代码 · 共 14 行

//?????
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module datactl (data,in,data_ena);
output [7:0]data;
input [7:0]in;
input data_ena;

assign  data = (data_ena)? in : 8'bzzzz_zzzz;

endmodule
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