lp_tx_stratix.map.rpt

altera fpga 和ts201的linkport接口设计

+-------------------------+-------------+------+---------------+
; Assignment              ; Value       ; From ; To            ;
+-------------------------+-------------+------+---------------+
; ADV_NETLIST_OPT_ALLOWED ; NEVER_ALLOW ; -    ; -             ;
; PRESERVE_REGISTER       ; ON          ; -    ; output_cell_L ;
; DDIO_OUTPUT_REGISTER    ; LOW         ; -    ; output_cell_L ;
; DDIO_OUTPUT_REGISTER    ; HIGH        ; -    ; mux           ;
+-------------------------+-------------+------+---------------+


+--------------------------------------------------------------+
; Source assignments for lp_tx:lp_tx|altddio_out:lp_tx_data_1  ;
+-------------------------+-------------+------+---------------+
; Assignment              ; Value       ; From ; To            ;
+-------------------------+-------------+------+---------------+
; ADV_NETLIST_OPT_ALLOWED ; NEVER_ALLOW ; -    ; -             ;
; PRESERVE_REGISTER       ; ON          ; -    ; output_cell_L ;
; DDIO_OUTPUT_REGISTER    ; LOW         ; -    ; output_cell_L ;
; DDIO_OUTPUT_REGISTER    ; HIGH        ; -    ; mux           ;
+-------------------------+-------------+------+---------------+


+--------------------------------------------------------------+
; Source assignments for lp_tx:lp_tx|altddio_out:lp_tx_data_0  ;
+-------------------------+-------------+------+---------------+
; Assignment              ; Value       ; From ; To            ;
+-------------------------+-------------+------+---------------+
; ADV_NETLIST_OPT_ALLOWED ; NEVER_ALLOW ; -    ; -             ;
; PRESERVE_REGISTER       ; ON          ; -    ; output_cell_L ;
; DDIO_OUTPUT_REGISTER    ; LOW         ; -    ; output_cell_L ;
; DDIO_OUTPUT_REGISTER    ; HIGH        ; -    ; mux           ;
+-------------------------+-------------+------+---------------+


+----------------------------------------------------------------------------+
; Source assignments for lp_tx:lp_tx|ddr_clk:lp_tx_clk|altddio_out:lp_tx_clk ;
+-------------------------+-------------+------+-----------------------------+
; Assignment              ; Value       ; From ; To                          ;
+-------------------------+-------------+------+-----------------------------+
; ADV_NETLIST_OPT_ALLOWED ; NEVER_ALLOW ; -    ; -                           ;
; PRESERVE_REGISTER       ; ON          ; -    ; output_cell_L               ;
; DDIO_OUTPUT_REGISTER    ; LOW         ; -    ; output_cell_L               ;
; DDIO_OUTPUT_REGISTER    ; HIGH        ; -    ; mux                         ;
+-------------------------+-------------+------+-----------------------------+


+------------------------------------------------------------------------------------+
; Parameter Settings for User Entity Instance: tx_pll:tx_pll|altpll:altpll_component ;
+-------------------------------+-------------------+--------------------------------+
; Parameter Name                ; Value             ; Type                           ;
+-------------------------------+-------------------+--------------------------------+
; OPERATION_MODE                ; NORMAL            ; Untyped                        ;
; PLL_TYPE                      ; AUTO              ; Untyped                        ;
; LPM_HINT                      ; UNUSED            ; Untyped                        ;
; QUALIFY_CONF_DONE             ; OFF               ; Untyped                        ;
; COMPENSATE_CLOCK              ; CLK0              ; Untyped                        ;
; SCAN_CHAIN                    ; LONG              ; Untyped                        ;
; PRIMARY_CLOCK                 ; INCLK0            ; Untyped                        ;
; INCLK0_INPUT_FREQUENCY        ; 8000              ; Signed Integer                 ;
; INCLK1_INPUT_FREQUENCY        ; 0                 ; Untyped                        ;
; GATE_LOCK_SIGNAL              ; NO                ; Untyped                        ;
; GATE_LOCK_COUNTER             ; 0                 ; Untyped                        ;
; LOCK_HIGH                     ; 1                 ; Untyped                        ;
; LOCK_LOW                      ; 1                 ; Untyped                        ;
; VALID_LOCK_MULTIPLIER         ; 1                 ; Untyped                        ;
; INVALID_LOCK_MULTIPLIER       ; 5                 ; Untyped                        ;
; SWITCH_OVER_ON_LOSSCLK        ; OFF               ; Untyped                        ;
; SWITCH_OVER_ON_GATED_LOCK     ; OFF               ; Untyped                        ;
; ENABLE_SWITCH_OVER_COUNTER    ; OFF               ; Untyped                        ;
; SKIP_VCO                      ; OFF               ; Untyped                        ;
; SWITCH_OVER_COUNTER           ; 0                 ; Untyped                        ;
; SWITCH_OVER_TYPE              ; AUTO              ; Untyped                        ;
; FEEDBACK_SOURCE               ; EXTCLK0           ; Untyped                        ;
; BANDWIDTH                     ; 0                 ; Untyped                        ;
; BANDWIDTH_TYPE                ; AUTO              ; Untyped                        ;
; SPREAD_FREQUENCY              ; 0                 ; Signed Integer                 ;
; DOWN_SPREAD                   ; 0                 ; Untyped                        ;
; SELF_RESET_ON_GATED_LOSS_LOCK ; OFF               ; Untyped                        ;
; SELF_RESET_ON_LOSS_LOCK       ; OFF               ; Untyped                        ;
; CLK9_MULTIPLY_BY              ; 0                 ; Untyped                        ;
; CLK8_MULTIPLY_BY              ; 0                 ; Untyped                        ;
; CLK7_MULTIPLY_BY              ; 0                 ; Untyped                        ;
; CLK6_MULTIPLY_BY              ; 0                 ; Untyped                        ;
; CLK5_MULTIPLY_BY              ; 1                 ; Untyped                        ;
; CLK4_MULTIPLY_BY              ; 1                 ; Untyped                        ;
; CLK3_MULTIPLY_BY              ; 1                 ; Untyped                        ;
; CLK2_MULTIPLY_BY              ; 1                 ; Signed Integer                 ;
; CLK1_MULTIPLY_BY              ; 4                 ; Signed Integer                 ;
; CLK0_MULTIPLY_BY              ; 4                 ; Signed Integer                 ;
; CLK9_DIVIDE_BY                ; 0                 ; Untyped                        ;
; CLK8_DIVIDE_BY                ; 0                 ; Untyped                        ;
; CLK7_DIVIDE_BY                ; 0                 ; Untyped                        ;
; CLK6_DIVIDE_BY                ; 0                 ; Untyped                        ;
; CLK5_DIVIDE_BY                ; 1                 ; Untyped                        ;
; CLK4_DIVIDE_BY                ; 1                 ; Untyped                        ;
; CLK3_DIVIDE_BY                ; 1                 ; Untyped                        ;
; CLK2_DIVIDE_BY                ; 1                 ; Signed Integer                 ;
; CLK1_DIVIDE_BY                ; 1                 ; Signed Integer                 ;
; CLK0_DIVIDE_BY                ; 1                 ; Signed Integer                 ;
; CLK9_PHASE_SHIFT              ; 0                 ; Untyped                        ;
; CLK8_PHASE_SHIFT              ; 0                 ; Untyped                        ;
; CLK7_PHASE_SHIFT              ; 0                 ; Untyped                        ;
; CLK6_PHASE_SHIFT              ; 0                 ; Untyped                        ;
; CLK5_PHASE_SHIFT              ; 0                 ; Untyped                        ;
; CLK4_PHASE_SHIFT              ; 0                 ; Untyped                        ;
; CLK3_PHASE_SHIFT              ; 0                 ; Untyped                        ;
; CLK2_PHASE_SHIFT              ; 0                 ; Untyped                        ;
; CLK1_PHASE_SHIFT              ; 1500              ; Untyped                        ;
; CLK0_PHASE_SHIFT              ; 0                 ; Untyped                        ;
; CLK5_TIME_DELAY               ; 0                 ; Untyped                        ;
; CLK4_TIME_DELAY               ; 0                 ; Untyped                        ;
; CLK3_TIME_DELAY               ; 0                 ; Untyped                        ;
; CLK2_TIME_DELAY               ; 0                 ; Untyped                        ;
; CLK1_TIME_DELAY               ; 0                 ; Untyped                        ;
; CLK0_TIME_DELAY               ; 0                 ; Untyped                        ;
; CLK9_DUTY_CYCLE               ; 50                ; Untyped                        ;
; CLK8_DUTY_CYCLE               ; 50                ; Untyped                        ;
; CLK7_DUTY_CYCLE               ; 50                ; Untyped                        ;
; CLK6_DUTY_CYCLE               ; 50                ; Untyped                        ;
; CLK5_DUTY_CYCLE               ; 50                ; Untyped                        ;
; CLK4_DUTY_CYCLE               ; 50                ; Untyped                        ;
; CLK3_DUTY_CYCLE               ; 50                ; Untyped                        ;
; CLK2_DUTY_CYCLE               ; 50                ; Signed Integer                 ;
; CLK1_DUTY_CYCLE               ; 50                ; Signed Integer                 ;
; CLK0_DUTY_CYCLE               ; 50                ; Signed Integer                 ;
; CLK9_USE_EVEN_COUNTER_MODE    ; OFF               ; Untyped                        ;