lp_tx_stratix.map.rpt

来自「altera fpga 和ts201的linkport接口设计」· RPT 代码 · 共 627 行 · 第 1/5 页

;     -- PLLs                                 ; 1                                           ;
;                                             ;                                             ;
; Maximum fan-out node                        ; tx_pll:tx_pll|altpll:altpll_component|_clk0 ;
; Maximum fan-out                             ; 160                                         ;
; Total fan-out                               ; 1033                                        ;
; Average fan-out                             ; 4.43                                        ;
+---------------------------------------------+---------------------------------------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Resource Utilization by Entity                                                                                                                                                                                                                                                                                                                                                                              ;
+------------------------------------------------------+-------------+--------------+-------------+--------------+---------+-----------+-----------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------+--------------+
; Compilation Hierarchy Node                           ; Logic Cells ; LC Registers ; Memory Bits ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; DSP 36x36 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name                                                                                                                                 ; Library Name ;
+------------------------------------------------------+-------------+--------------+-------------+--------------+---------+-----------+-----------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------+--------------+
; |lp_tx_top_stratix                                   ; 150 (0)     ; 122          ; 528         ; 0            ; 0       ; 0         ; 0         ; 10   ; 39           ; 28 (0)       ; 35 (0)            ; 87 (0)           ; 51 (0)          ; 0 (0)      ; |lp_tx_top_stratix                                                                                                                                  ;              ;
;    |lp_tx:lp_tx|                                     ; 150 (116)   ; 122          ; 528         ; 0            ; 0       ; 0         ; 0         ; 5    ; 0            ; 28 (17)      ; 35 (22)           ; 87 (77)          ; 51 (32)         ; 0 (0)      ; |lp_tx_top_stratix|lp_tx:lp_tx                                                                                                                      ;              ;
;       |altddio_out:lp_tx_data_0|                     ; 0 (0)       ; 0            ; 0           ; 0            ; 0       ; 0         ; 0         ; 1    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |lp_tx_top_stratix|lp_tx:lp_tx|altddio_out:lp_tx_data_0                                                                                             ;              ;
;          |stratix_ddio_out:ddio_out[0]|              ; 0 (0)       ; 0            ; 0           ; 0            ; 0       ; 0         ; 0         ; 1    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |lp_tx_top_stratix|lp_tx:lp_tx|altddio_out:lp_tx_data_0|stratix_ddio_out:ddio_out[0]                                                                ;              ;
;       |altddio_out:lp_tx_data_1|                     ; 0 (0)       ; 0            ; 0           ; 0            ; 0       ; 0         ; 0         ; 1    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |lp_tx_top_stratix|lp_tx:lp_tx|altddio_out:lp_tx_data_1                                                                                             ;              ;
;          |stratix_ddio_out:ddio_out[0]|              ; 0 (0)       ; 0            ; 0           ; 0            ; 0       ; 0         ; 0         ; 1    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |lp_tx_top_stratix|lp_tx:lp_tx|altddio_out:lp_tx_data_1|stratix_ddio_out:ddio_out[0]                                                                ;              ;
;       |altddio_out:lp_tx_data_2|                     ; 0 (0)       ; 0            ; 0           ; 0            ; 0       ; 0         ; 0         ; 1    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |lp_tx_top_stratix|lp_tx:lp_tx|altddio_out:lp_tx_data_2                                                                                             ;              ;
;          |stratix_ddio_out:ddio_out[0]|              ; 0 (0)       ; 0            ; 0           ; 0            ; 0       ; 0         ; 0         ; 1    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |lp_tx_top_stratix|lp_tx:lp_tx|altddio_out:lp_tx_data_2|stratix_ddio_out:ddio_out[0]                                                                ;              ;
;       |altddio_out:lp_tx_data_3|                     ; 0 (0)       ; 0            ; 0           ; 0            ; 0       ; 0         ; 0         ; 1    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |lp_tx_top_stratix|lp_tx:lp_tx|altddio_out:lp_tx_data_3                                                                                             ;              ;
;          |stratix_ddio_out:ddio_out[0]|              ; 0 (0)       ; 0            ; 0           ; 0            ; 0       ; 0         ; 0         ; 1    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |lp_tx_top_stratix|lp_tx:lp_tx|altddio_out:lp_tx_data_3|stratix_ddio_out:ddio_out[0]                                                                ;              ;
;       |dcfifo:tx_fifo|                               ; 34 (0)      ; 23           ; 528         ; 0            ; 0       ; 0         ; 0         ; 0    ; 0            ; 11 (0)       ; 13 (0)            ; 10 (0)           ; 19 (0)          ; 0 (0)      ; |lp_tx_top_stratix|lp_tx:lp_tx|dcfifo:tx_fifo                                                                                                       ;              ;
;          |dcfifo_edn1:auto_generated|                ; 34 (0)      ; 23           ; 528         ; 0            ; 0       ; 0         ; 0         ; 0    ; 0            ; 11 (0)       ; 13 (0)            ; 10 (0)           ; 19 (0)          ; 0 (0)      ; |lp_tx_top_stratix|lp_tx:lp_tx|dcfifo:tx_fifo|dcfifo_edn1:auto_generated                                                                            ;              ;
;             |alt_sync_fifo_1ck:sync_fifo|            ; 34 (20)     ; 23           ; 528         ; 0            ; 0       ; 0         ; 0         ; 0    ; 0            ; 11 (2)       ; 13 (13)           ; 10 (5)           ; 19 (5)          ; 0 (0)      ; |lp_tx_top_stratix|lp_tx:lp_tx|dcfifo:tx_fifo|dcfifo_edn1:auto_generated|alt_sync_fifo_1ck:sync_fifo                                                ;              ;
;                |add_sub_pf8:add_sub2|                ; 5 (5)       ; 0            ; 0           ; 0            ; 0       ; 0         ; 0         ; 0    ; 0            ; 5 (5)        ; 0 (0)             ; 0 (0)            ; 5 (5)           ; 0 (0)      ; |lp_tx_top_stratix|lp_tx:lp_tx|dcfifo:tx_fifo|dcfifo_edn1:auto_generated|alt_sync_fifo_1ck:sync_fifo|add_sub_pf8:add_sub2                           ;              ;
;                |add_sub_v08:add_sub3|                ; 4 (4)       ; 0            ; 0           ; 0            ; 0       ; 0         ; 0         ; 0    ; 0            ; 4 (4)        ; 0 (0)             ; 0 (0)            ; 4 (4)           ; 0 (0)      ; |lp_tx_top_stratix|lp_tx:lp_tx|dcfifo:tx_fifo|dcfifo_edn1:auto_generated|alt_sync_fifo_1ck:sync_fifo|add_sub_v08:add_sub3                           ;              ;
;                |cntr_aua:cntr1|                      ; 5 (5)       ; 5            ; 0           ; 0            ; 0       ; 0         ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 5 (5)            ; 5 (5)           ; 0 (0)      ; |lp_tx_top_stratix|lp_tx:lp_tx|dcfifo:tx_fifo|dcfifo_edn1:auto_generated|alt_sync_fifo_1ck:sync_fifo|cntr_aua:cntr1                                 ;              ;
;                |dpram_u441:dpram4|                   ; 0 (0)       ; 0            ; 528         ; 0            ; 0       ; 0         ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |lp_tx_top_stratix|lp_tx:lp_tx|dcfifo:tx_fifo|dcfifo_edn1:auto_generated|alt_sync_fifo_1ck:sync_fifo|dpram_u441:dpram4                              ;              ;
;                   |altsyncram_arh1:altsyncram13|     ; 0 (0)       ; 0            ; 528         ; 0            ; 0       ; 0         ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |lp_tx_top_stratix|lp_tx:lp_tx|dcfifo:tx_fifo|dcfifo_edn1:auto_generated|alt_sync_fifo_1ck:sync_fifo|dpram_u441:dpram4|altsyncram_arh1:altsyncram13 ;              ;
;       |ddr_clk:lp_tx_clk|                            ; 0 (0)       ; 0            ; 0           ; 0            ; 0       ; 0         ; 0         ; 1    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |lp_tx_top_stratix|lp_tx:lp_tx|ddr_clk:lp_tx_clk                                                                                                    ;              ;
;          |altddio_out:lp_tx_clk|                     ; 0 (0)       ; 0            ; 0           ; 0            ; 0       ; 0         ; 0         ; 1    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |lp_tx_top_stratix|lp_tx:lp_tx|ddr_clk:lp_tx_clk|altddio_out:lp_tx_clk                                                                              ;              ;
;             |stratix_ddio_out_no_areset:ddio_out[0]| ; 0 (0)       ; 0            ; 0           ; 0            ; 0       ; 0         ; 0         ; 1    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |lp_tx_top_stratix|lp_tx:lp_tx|ddr_clk:lp_tx_clk|altddio_out:lp_tx_clk|stratix_ddio_out_no_areset:ddio_out[0]                                       ;              ;
;    |tx_pll:tx_pll|                                   ; 0 (0)       ; 0            ; 0           ; 0            ; 0       ; 0         ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |lp_tx_top_stratix|tx_pll:tx_pll                                                                                                                    ;              ;
;       |altpll:altpll_component|                      ; 0 (0)       ; 0            ; 0           ; 0            ; 0       ; 0         ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |lp_tx_top_stratix|tx_pll:tx_pll|altpll:altpll_component                                                                                            ;              ;
+------------------------------------------------------+-------------+--------------+-------------+--------------+---------+-----------+-----------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis RAM Summary                                                                                                                                                                                                                ;
+---------------------------------------------------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+------+------+
; Name                                                                                                                                        ; Type ; Mode             ; Port A Depth ; Port A Width ; Port B Depth ; Port B Width ; Size ; MIF  ;
+---------------------------------------------------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+------+------+
; lp_tx:lp_tx|dcfifo:tx_fifo|dcfifo_edn1:auto_generated|alt_sync_fifo_1ck:sync_fifo|dpram_u441:dpram4|altsyncram_arh1:altsyncram13|ALTSYNCRAM ; AUTO ; Simple Dual Port ; 16           ; 33           ; 16           ; 33           ; 528  ; None ;
+---------------------------------------------------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+------+------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis IP Cores Summary                                                                                                                                      ;
+--------+--------------+---------+--------------+--------------+----------------------------------+-------------------------------------------------------------------------+
; Vendor ; IP Core Name ; Version ; Release Date ; License Type ; Entity Instance                  ; IP Include File                                                         ;
+--------+--------------+---------+--------------+--------------+----------------------------------+-------------------------------------------------------------------------+
; Altera ; ALTPLL       ; N/A     ; N/A          ; N/A          ; |lp_tx_top_stratix|tx_pll:tx_pll ; D:/FPGA_test/TS201_Altera/link_port-v1.1.0/build/lp_tx/stratix/tx_pll.v ;
+--------+--------------+---------+--------------+--------------+----------------------------------+-------------------------------------------------------------------------+


+------------------------------------------------------+
; General Register Statistics                          ;
+----------------------------------------------+-------+
; Statistic                                    ; Value ;
+----------------------------------------------+-------+
; Total registers                              ; 122   ;
; Number of registers using Synchronous Clear  ; 8     ;
; Number of registers using Synchronous Load   ; 0     ;
; Number of registers using Asynchronous Clear ; 122   ;
; Number of registers using Asynchronous Load  ; 0     ;
; Number of registers using Clock Enable       ; 0     ;
; Number of registers using Preset             ; 0     ;
+----------------------------------------------+-------+


+--------------------------------------------------+
; Inverted Register Statistics                     ;
+----------------------------------------+---------+
; Inverted Register                      ; Fan out ;
+----------------------------------------+---------+
; lp_tx:lp_tx|bcmpo_n                    ; 2       ;
; lp_tx:lp_tx|tx_state[0]                ; 5       ;
; Total number of inverted registers = 2 ;         ;
+----------------------------------------+---------+


+-----------------------------------------------------+
; Source assignments for lp_tx:lp_tx|dcfifo:tx_fifo   ;
+---------------------------------+-------+------+----+
; Assignment                      ; Value ; From ; To ;
+---------------------------------+-------+------+----+
; AUTO_SHIFT_REGISTER_RECOGNITION ; OFF   ; -    ; -  ;
+---------------------------------+-------+------+----+


+------------------------------------------------------------------------------+
; Source assignments for lp_tx:lp_tx|dcfifo:tx_fifo|dcfifo_edn1:auto_generated ;
+---------------------------------+-------+------+-----------------------------+
; Assignment                      ; Value ; From ; To                          ;
+---------------------------------+-------+------+-----------------------------+
; AUTO_SHIFT_REGISTER_RECOGNITION ; OFF   ; -    ; -                           ;
+---------------------------------+-------+------+-----------------------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------+
; Source assignments for lp_tx:lp_tx|dcfifo:tx_fifo|dcfifo_edn1:auto_generated|alt_sync_fifo_1ck:sync_fifo|dpram_u441:dpram4|altsyncram_arh1:altsyncram13 ;
+---------------------------------+--------------------+------+-------------------------------------------------------------------------------------------+
; Assignment                      ; Value              ; From ; To                                                                                        ;
+---------------------------------+--------------------+------+-------------------------------------------------------------------------------------------+
; OPTIMIZE_POWER_DURING_SYNTHESIS ; NORMAL_COMPILATION ; -    ; -                                                                                         ;
+---------------------------------+--------------------+------+-------------------------------------------------------------------------------------------+


+--------------------------------------------------------------+
; Source assignments for lp_tx:lp_tx|altddio_out:lp_tx_data_3  ;
+-------------------------+-------------+------+---------------+
; Assignment              ; Value       ; From ; To            ;
+-------------------------+-------------+------+---------------+
; ADV_NETLIST_OPT_ALLOWED ; NEVER_ALLOW ; -    ; -             ;
; PRESERVE_REGISTER       ; ON          ; -    ; output_cell_L ;
; DDIO_OUTPUT_REGISTER    ; LOW         ; -    ; output_cell_L ;
; DDIO_OUTPUT_REGISTER    ; HIGH        ; -    ; mux           ;
+-------------------------+-------------+------+---------------+


+--------------------------------------------------------------+
; Source assignments for lp_tx:lp_tx|altddio_out:lp_tx_data_2  ;