clock.v

来自「一个用verilog编写的模拟交通灯控制的源代码。模拟在十字路口的双向交通灯。」· Verilog 代码 · 共 27 行

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// **Revision     : 1.0
// **File name    : clock.v
// **Module name  : clock
// **Discription  : 本文定义了一个脉冲产生电路。这里时钟周期参数化了，
// **               可根据需要调整。
// **PS           ：实际电路中，时钟脉冲可以由外部输入。 
// **Simulator    : Modlesim XE 2 V5.6a/Verilog Pro6.5
// **Synthesizer  : Design Analyzer
// **Author       : WU
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`timescale 1ns/10ps

module clock (clk);
   parameter cyc=5; //参数化时钟周期
   
   output    clk;
   reg       clk;
 
   initial 
      clk=0;
   always 
      #cyc clk=~clk;
      
endmodule