sub.v

来自「完整的jpeg encoder verilog code,DCT部分採用1991」· Verilog 代码 · 共 9 行

9 行

`timescale 1ns/10ps
`define bw 12
module sub(a1,a2,sum);
input  [`bw-1:0] a1,a2;
output [`bw-1:0] sum;

wire [`bw-1:0] sum=a1-a2;

endmodule

sub.v - 源码说明

本页面展示了「完整的jpeg encoder verilog code,DCT部分採用1991 IEEE transection paper,利用skew circular convolution來實現精簡電路」中的 sub.v 源码文件，采用 Verilog 编程语言编写，共 9 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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