dct.v

来自「完整的jpeg encoder verilog code,DCT部分採用1991」· Verilog 代码 · 共 64 行

`timescale 1ns/10ps     
`define bw  12

module dct(//input
            nrst,clk,
            dcten,idcten,
            din,
            
           //output
            transin,
            octcntr,cntr,wen,
            addr,dout                                   
           );
           
input  nrst,clk;
input  dcten,idcten;           
input  [`bw-1:0] din;

output           transin;
output [3:0]     octcntr;
output [3:0]     cntr;
output           wen;

output [5:0]     addr;
output [`bw-1:0] dout;
//output [2*`bw-1:0] idctout;

wire [3:0]       octcntr;
wire [`bw-1:0]   dctout;
wire [2*`bw-1:0] idctout;
wire [`bw-1:0]   dout=dctout;

wire [3:0] cntr;
dctctl dctctl(
        //input
         .nrst   (nrst),
         .clk    (clk),
         .dcten  (dcten),
         .idcten (idcten),
         
        //output   
         .transin(transin),   
         .octcntr(octcntr),  
         .cntr   (cntr),
         .wen    (wen),
         .addr   (addr));
             
 
dct_1d dct_1d(    
        //input
        .nrst   (nrst), 
        .clk    (clk),  
        .dcten  (dcten),
        .idcten (idcten),    
        .din    (din), 
        .cntr   (cntr),            
        //output        
        
        .dctout (dctout),
        .idctout(idctout));
        
        

endmodule