cpsk.vhd

来自「CPSK调治程序 CPSK调治程序」· VHDL 代码 · 共 41 行

                             
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity cpsk is
port(clk1      :in std_logic;           --系统时钟
     start1    :in std_logic;           --开始调制信号
     x1      :in std_logic;           --基带信号
     y1      :out std_logic);         --输出信号end CPSK;
end cpsk;

architecture rtl of cpsk is

component PL_CPSK
port(clk      :in std_logic;           --系统时钟
     start    :in std_logic;           --开始调制信号
     x      :in std_logic;           --基带信号
     y      :out std_logic);         --已调制输出信号
end component;

component PL_CPSK2
port(clk       :in std_logic;                --系统时钟
     start     :in std_logic;                --同步信号
     x       :in std_logic;                --调制信号
     y       :out std_logic);              --基带信号
end component;

signal temp:std_logic;
               
begin

u0:PL_CPSK port map(clk1      ,start1    ,x1      ,temp);

u1:PL_CPSK2 port map(clk1      ,start1    ,temp      ,y1);

end rtl;