_primary.vhd

来自「Xilinx的modelsim 仿真库！里面有许多库函数」· VHDL 代码 · 共 65 行

library verilog;
use verilog.vl_types.all;
entity blkmemdp_v3_0 is
    generic(
        c_addra_width   : integer := 11;
        c_addrb_width   : integer := 9;
        c_default_data  : string  := "0";
        c_depth_a       : integer := 2048;
        c_depth_b       : integer := 512;
        c_enable_rlocs  : integer := 0;
        c_has_default_data: integer := 1;
        c_has_dina      : integer := 1;
        c_has_dinb      : integer := 1;
        c_has_douta     : integer := 1;
        c_has_doutb     : integer := 1;
        c_has_ena       : integer := 1;
        c_has_enb       : integer := 1;
        c_has_limit_data_pitch: integer := 1;
        c_has_nda       : integer := 0;
        c_has_ndb       : integer := 0;
        c_has_rdya      : integer := 0;
        c_has_rdyb      : integer := 0;
        c_has_rfda      : integer := 0;
        c_has_rfdb      : integer := 0;
        c_has_sinita    : integer := 1;
        c_has_sinitb    : integer := 1;
        c_has_wea       : integer := 1;
        c_has_web       : integer := 1;
        c_limit_data_pitch: integer := 16;
        c_mem_init_file : string  := "null.mif";
        c_pipe_stages_a : integer := 0;
        c_pipe_stages_b : integer := 0;
        c_reg_inputsa   : integer := 0;
        c_reg_inputsb   : integer := 0;
        c_sinita_value  : string  := "0000";
        c_sinitb_value  : string  := "0000";
        c_width_a       : integer := 8;
        c_width_b       : integer := 32;
        c_write_modea   : integer := 2;
        c_write_modeb   : integer := 2
    );
    port(
        douta           : out    vl_logic_vector;
        doutb           : out    vl_logic_vector;
        addra           : in     vl_logic_vector;
        clka            : in     vl_logic;
        dina            : in     vl_logic_vector;
        ena             : in     vl_logic;
        sinita          : in     vl_logic;
        wea             : in     vl_logic;
        nda             : in     vl_logic;
        rfda            : out    vl_logic;
        rdya            : out    vl_logic;
        addrb           : in     vl_logic_vector;
        clkb            : in     vl_logic;
        dinb            : in     vl_logic_vector;
        enb             : in     vl_logic;
        sinitb          : in     vl_logic;
        web             : in     vl_logic;
        ndb             : in     vl_logic;
        rfdb            : out    vl_logic;
        rdyb            : out    vl_logic
    );
end blkmemdp_v3_0;