_primary.vhd

来自「Xilinx的modelsim 仿真库！里面有许多库函数」· VHDL 代码 · 共 40 行

library verilog;
use verilog.vl_types.all;
entity mac_delay_control_v1_1_v is
    generic(
        c_a_type        : integer := 0;
        c_a_width       : integer := 1;
        c_b_mode        : integer := 0;
        c_b_type        : integer := 0;
        c_b_width       : integer := 1;
        c_enable_rlocs  : integer := 1;
        c_has_aclr      : integer := 0;
        c_has_add       : integer := 0;
        c_has_c_in      : integer := 0;
        c_has_ce        : integer := 0;
        c_has_count     : integer := 0;
        c_has_inreg     : integer := 0;
        c_has_sclr      : integer := 0;
        c_mac_count     : integer := 0;
        c_mult_round    : integer := 0;
        c_pipe_level    : string  := "";
        c_sync_enable   : integer := 0
    );
    port(
        clk             : in     vl_logic;
        ce              : in     vl_logic;
        aclr            : in     vl_logic;
        sclr            : in     vl_logic;
        a_signed        : in     vl_logic;
        c_in            : in     vl_logic;
        load            : in     vl_logic;
        bypass          : in     vl_logic;
        add             : in     vl_logic;
        add_int         : out    vl_logic;
        a_signed_int    : out    vl_logic;
        c_in_int        : out    vl_logic;
        load_int        : out    vl_logic;
        bypass_int      : out    vl_logic
    );
end mac_delay_control_v1_1_v;