_primary.vhd

来自「Xilinx的modelsim 仿真库！里面有许多库函数」· VHDL 代码 · 共 13 行

library verilog;
use verilog.vl_types.all;
entity oor2 is
    generic(
        cds_action      : string  := "ignore"
    );
    port(
        o               : out    vl_logic;
        i0              : in     vl_logic;
        f               : in     vl_logic
    );
end oor2;