_primary.vhd

Xilinx的modelsim 仿真库！里面有许多库函数

library verilog;
use verilog.vl_types.all;
entity ramb16_s36_s36 is
    generic(
        cds_action      : string  := "ignore";
        init_a          : integer := 0;
        init_b          : integer := 0;
        srval_a         : integer := 0;
        srval_b         : integer := 0;
        write_mode_a    : string  := "WRITE_FIRST";
        write_mode_b    : string  := "WRITE_FIRST";
        setup_all       : integer := 1000;
        setup_read_first: integer := 3000;
        init_00         : integer := 0;
        init_01         : integer := 0;
        init_02         : integer := 0;
        init_03         : integer := 0;
        init_04         : integer := 0;
        init_05         : integer := 0;
        init_06         : integer := 0;
        init_07         : integer := 0;
        init_08         : integer := 0;
        init_09         : integer := 0;
        init_0a         : integer := 0;
        init_0b         : integer := 0;
        init_0c         : integer := 0;
        init_0d         : integer := 0;
        init_0e         : integer := 0;
        init_0f         : integer := 0;
        init_10         : integer := 0;
        init_11         : integer := 0;
        init_12         : integer := 0;
        init_13         : integer := 0;
        init_14         : integer := 0;
        init_15         : integer := 0;
        init_16         : integer := 0;
        init_17         : integer := 0;
        init_18         : integer := 0;
        init_19         : integer := 0;
        init_1a         : integer := 0;
        init_1b         : integer := 0;
        init_1c         : integer := 0;
        init_1d         : integer := 0;
        init_1e         : integer := 0;
        init_1f         : integer := 0;
        init_20         : integer := 0;
        init_21         : integer := 0;
        init_22         : integer := 0;
        init_23         : integer := 0;
        init_24         : integer := 0;
        init_25         : integer := 0;
        init_26         : integer := 0;
        init_27         : integer := 0;
        init_28         : integer := 0;
        init_29         : integer := 0;
        init_2a         : integer := 0;
        init_2b         : integer := 0;
        init_2c         : integer := 0;
        init_2d         : integer := 0;
        init_2e         : integer := 0;
        init_2f         : integer := 0;
        init_30         : integer := 0;
        init_31         : integer := 0;
        init_32         : integer := 0;
        init_33         : integer := 0;
        init_34         : integer := 0;
        init_35         : integer := 0;
        init_36         : integer := 0;
        init_37         : integer := 0;
        init_38         : integer := 0;
        init_39         : integer := 0;
        init_3a         : integer := 0;
        init_3b         : integer := 0;
        init_3c         : integer := 0;
        init_3d         : integer := 0;
        init_3e         : integer := 0;
        init_3f         : integer := 0;
        initp_00        : integer := 0;
        initp_01        : integer := 0;
        initp_02        : integer := 0;
        initp_03        : integer := 0;
        initp_04        : integer := 0;
        initp_05        : integer := 0;
        initp_06        : integer := 0;
        initp_07        : integer := 0
    );
    port(
        doa             : out    vl_logic_vector(31 downto 0);
        dopa            : out    vl_logic_vector(3 downto 0);
        dob             : out    vl_logic_vector(31 downto 0);
        dopb            : out    vl_logic_vector(3 downto 0);
        addra           : in     vl_logic_vector(8 downto 0);
        clka            : in     vl_logic;
        dia             : in     vl_logic_vector(31 downto 0);
        dipa            : in     vl_logic_vector(3 downto 0);
        ena             : in     vl_logic;
        ssra            : in     vl_logic;
        wea             : in     vl_logic;
        addrb           : in     vl_logic_vector(8 downto 0);
        clkb            : in     vl_logic;
        dib             : in     vl_logic_vector(31 downto 0);
        dipb            : in     vl_logic_vector(3 downto 0);
        enb             : in     vl_logic;
        ssrb            : in     vl_logic;
        web             : in     vl_logic
    );
end ramb16_s36_s36;