asi_out.v

来自「在公司做的一个用FPGA实现的数字电视系统中 ASI转TS流的程序」· Verilog 代码 · 共 46 行

module asi_out (rst,
                asi_clk, 
			 asi_data_in,
			 asi_dv, 
			 asi_data_out, 
			 oenab,
			 asi_ckw
			 );

   input asi_clk; 
   input rst;
   input asi_dv;
   input[7:0] asi_data_in; 
   output[7:0] asi_data_out; 
   wire [7:0] asi_data_out;
   output oenab; 
   wire  oenab;
 
   output asi_ckw; 
   wire asi_ckw;
   reg oenab_reg;
   reg [7:0] asi_data_reg;


   assign oenab = oenab_reg;

   assign	asi_data_out=asi_data_reg;

   assign asi_ckw = ~asi_clk ;

always @(posedge asi_clk or negedge rst)	   //posedge
   begin
      if(~rst)
	    begin
	    asi_data_reg<=8'h00;
	    end
	 else
            begin
		  asi_data_reg <= asi_data_in ;
		  oenab_reg    <= ~asi_dv;
            end 
   end

endmodule