tbsr.v.bak

来自「还是一个verilog原代码,可以在modelsim下运行,强烈推荐下载」· BAK 代码 · 共 14 行

module tbsr(clk,din,dout);
    input clk;
    input din;
    output dout;
    reg a,b,dout;
    always @(posedge clk);
    begin
        dout<=b;
           b=a;
           a=din;
    end
endmodule