tb.v

来自「还是一个verilog原代码,可以在modelsim下运行,强烈推荐下载」· Verilog 代码 · 共 19 行

module tb;
    reg clk,d_in;
    wire d_out;
    
    initial begin
        clk=0;
        forever 
     #20   clk=~clk;
    end
    
    initial begin
        d_in=0;
        forever
     #300   d_in=~d_in;
    end
    tbsr u1(clk,d_in,d_out);
endmodule