fdiv100.v

来自「用verlog HDL写的电子日历,可以显示年,月,日和时间,具有闹铃的功能」· Verilog 代码 · 共 17 行

//=============对输入时钟100分频，如10ms->1s ============//      
module fdiv100(clki,clr,clko);        
  input clki,clr;
  output clko;
  reg clko;  
  reg[7:0] cnt;                    // 二进制计数器，用于分频计数

  always @(posedge clki or posedge clr)
    begin
      if (clr)  cnt<=0;
      else if (cnt==99) cnt<=0;
      else cnt<=cnt+1;
      clko<=(cnt==99);            // 均采用非阻塞赋值
    end
endmodule