clkdiv10_old.v

来自「用verlog HDL写的电子日历,可以显示年,月,日和时间,具有闹铃的功能」· Verilog 代码 · 共 20 行

/* 时钟分频电路，输出时钟clkout在计够10个数后才有一个正跳变 */
module clkdiv10(clkin,clkout);
    parameter count_width=10;      //10分频,Tclkout/Tclkin = 10ms /(1ms) = 10
    input clkin;               
    output clkout;
    reg temp,clkout;               // temp为中间变量              
    reg[3:0] count;
    
    always @(posedge clkin)
      begin
        if(count == count_width-1)
          count = 0;
        else
          count = count+1;
        temp<=(count[3:0]==9);   // temp只在计数值为9时为"1",其他时候都为"0"
        clkout<=temp;            // 采用非阻塞赋值, clkout比temp正好滞后一个时钟周期
      end
endmodule