clkdiv10.v

来自「用verlog HDL写的电子日历,可以显示年,月,日和时间,具有闹铃的功能」· Verilog 代码 · 共 20 行

/* 时钟分频电路，输出时钟clkout在计够10个数后才有一个正跳变，比clkdiv10_old.v简单！ */
module clkdiv10(clkin,clkout);
    parameter count_width=10;      //10分频,Tclkout/Tclkin = 10ms /(1ms) = 10
    input clkin;               
    output clkout;
    reg clkout;                             
    reg[3:0] count;
    
    always @(posedge clkin)
      begin
        if(count == count_width-1)
          count <= 0;
        else
          count <= count+1;
        clkout<=(count[3:0]==9);   
                // 采用非阻塞赋值, 在块结束时才完成赋值操作，clkout比count[3:0]==9正好滞后一个时钟周期
      end
endmodule