clkdiv1ms.v

来自「用verlog HDL写的电子日历,可以显示年,月,日和时间,具有闹铃的功能」· Verilog 代码 · 共 23 行

//输入20MHz，输出1000Hz（T=1ms）
module clkdiv1ms(clkin,clkout);
  parameter clk_count_max=20000-1;//2^15=32x1024
  input clkin;
  output clkout;
  reg clkout;
  reg[14:0] clk_count;
  
  always @(posedge clkin)
    begin
      if(clk_count>=clk_count_max)
        begin
          clk_count<=0;
        end
      else
        begin
          clk_count<=clk_count+1;
        end
      clkout<=!clk_count[14]; 
       //使clkout为高电平的时间尽量长，以便产生闹铃音和报时音的alarm高电平的时间尽量长，驱动LED点亮
   end
endmodule