clkdiv250.v

来自「用verlog HDL写的电子日历,可以显示年,月,日和时间,具有闹铃的功能」· Verilog 代码 · 共 14 行

/* 对输入时钟250分频，如1000Hz->4Hz，与scheme1中的clkdiv250不同 */
module clkdiv250(clki,,clko);        
    input clki;
    output clko;
    reg clko;    
    reg[7:0] cnt;                               //中间变量
    
    always @(posedge clki )
      begin
        if(cnt>=249)
          cnt<=0;
        else
          cnt<=cnt+1;
        clko<=!cnt[7]; 		// cnt最高位输出的反相作为时钟输出信号，以保证高电平的范