clkdiv25.v

来自「用verlog HDL写的电子日历,可以显示年,月,日和时间,具有闹铃的功能」· Verilog 代码 · 共 18 行

// 对输入时钟25分频，如100Hz->4Hz
module clkdiv25(clki,,clko);        
    input clki;
    output clko;
    reg clko;    
    reg[7:0] cnt;                               //中间变量
    
    always @(posedge clki )
      begin
        if(cnt[7:0]>=24)
          cnt[7:0]<=0;
        else
          cnt[7:0]<=cnt[7:0]+1;
        clko<=(cnt[7:0]==24);
      end
endmodule