fdiv12.v

来自「用verlog HDL写的电子日历,可以显示年,月,日和时间,具有闹铃的功能」· Verilog 代码 · 共 13 行

//===== 对输入时钟12分频,如1mon->1y（年）=====//        
module fdiv12(clki,clr,clko,cnt);          
  input clki,clr;
  output clko,cnt;
  reg clko;
  reg[7:0] cnt;            // 计数器  
  
  always @(posedge clki or posedge clr)
    begin
      if(clr)
        cnt<=1;				    		 // 复位，初始值为1而不是0
      else
        begin							 // 计数（必须为非阻塞赋值，否则month在clki有