fdiv7.v

来自「用verlog HDL写的电子日历,可以显示年,月,日和时间,具有闹铃的功能」· Verilog 代码 · 共 22 行

//===== 对输入时钟7分频，如1d（天）->1w（周）=====//        
module fdiv7(clki,clr,clko,cnt);          
  input clki,clr;
  output clko,cnt;
  reg clko;
  reg[3:0] cnt;            // 计数器  
  
  always @(posedge clki or posedge clr)
    begin
      if(clr)
         cnt<=1;						    // 清零
      else
        begin							    // 计数
          if(cnt==7)
            cnt<=1;
          else
            cnt<=cnt+1;
        end        
        clko<=(cnt==7);                     // 均为非阻塞赋值语句
     end
endmodule