ireg.v

计算器芯片的verilog实现代码！ 时序仿真成功

module IREG (input reg [31:0] i_reg_in ,
						 output reg [31:0] i_reg_out);
	
	reg [4:0] pc_counter ;
	reg [31:0] i_reg [31:0] ;
	
	always
		begin
		end	
			 	
endmodule