📄 tb_mul.v
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module tb_mul;wire [3:0]a,b;reg clk;wire [7:0]z;reg[23:0] data;reg [3:0] j;assign a=data[23:20];assign b=data[19:16]; initialbeginclk=0;#5 data=24'b 1001_1110_0110_1001_0011_1111;endalways #50 clk=~clk;always @ (posedge clk) begin for(j=0;j<4'b1000;j=j+1) data={data[22:0],data[23]}; end booth_mul m(.Q(a),.M(b),.Cout(z));endmodule
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