ddr_sdram_pre_compile_ddr_timing_summary.txt

来自「这个是基于NIOS II的FPGA平台的一个CF卡的接口模块」· 文本 代码 · 共 3 行

NOTE:     Speed Grade c6 used for analysis
NOTE:     Memory device can operate at 85.00 MHz with a lower CL than 2.5