bde.set

来自「该程序设计了一个产生PCM码流时序信号的模块」· SET 代码 · 共 69 行

##########
BUS DEFAULT TYPE
STD_LOGIC_VECTOR
##########
CHECK DIAGRAM
YES
##########
DEFAULT BDE LANGUAGE
EDIF
##########
FILE HEADER
--
-- file <GENERATEDFILE>
-- generated <TIME>
-- from <SOURCEFILE>
-- by <GENERATORVERSION>
--
##########
GND DEFAULT TYPE
STD_LOGIC
##########
GND DEFAULT VALUE
'0'
##########
HANGING WIRE DEFAULT TYPE
STD_LOGIC
##########
HANGING WIRE DEFAULT VALUE
'Z'
##########
LIBRARIES
library IEEE;
use IEEE.std_logic_1164.all;
##########
VCC DEFAULT TYPE
STD_LOGIC
##########
VCC DEFAULT VALUE
'1'
##########
VERILOG DANGLING DEFAULT VALUE
1'bZ
##########
VERILOG DESIGN UNIT HEADER
`timescale 1ps / 1ps
##########
VERILOG FILE HEADER
//
// file <GENERATEDFILE>
// generated <TIME>
// from <SOURCEFILE>
// by <GENERATORVERSION>
//
##########
VERILOG GND DEFAULT TYPE
supply0
##########
VERILOG GND DEFAULT VALUE
1'b0
##########
VERILOG VCC DEFAULT TYPE
supply1
##########
VERILOG VCC DEFAULT VALUE
1'b1
##########
WIRE DEFAULT TYPE
STD_LOGIC