0.mgf

该程序设计了一个产生PCM码流时序信号的模块

V 000034 11 148 1130938396124 pcm
E pcm VHDL
L IEEE;
U ieee.std_logic_1164;
P clk _in std_logic
P set _in std_logic
P q1 _out std_logic
P q2 _out std_logic
P q3 _out std_logic
X pcm
V 000034 11 226 1130938396124 pcm
#VLB_VERSION 57
#INFO
pcm
E 1130938396124
5
#ACCESS
std
.
ieee
std_logic_1164 all .
.
#OBJECTS
clk 0 29 54 1 . 5
set 1 29 144 1 . 6
q1 2 29 234 1 . 7
q2 3 29 324 1 . 7
q3 4 29 414 1 . 7
#SPECIFICATION 
#END
I 000049 52 379           1131098744587 arch_pcm
4_______
57
arch_pcm
1
9
std
.
.
1
1
3
q1_temp
1
3
13 ~ ~ 0 0
11
5
1
15 ieee std_logic_1164 4 2
3
1
1
145
69
0
48
0
0
0
1
3
q2_temp
1
3
13 ~ ~ 1 1
11
6
1
15 ieee std_logic_1164 4 2
3
1
1
145
69
0
48
0
0
0
1
3
q3_temp
1
3
13 ~ ~ 2 2
11
7
1
15 ieee std_logic_1164 4 2
3
1
1
145
69
0
48
0
0
0
1
3
temp
1
3
13 ~ ~ 3 3
12
8
1
15 STD STANDARD 75 4
3
1
1
145
147
1
0
0
0
0
0
0
0
0
0
V 000022 54 501 0 pcm
12
1
12
00000004
1
.\src\pcm.vhd
0
0 0 0 0 0 0
1
1
29
1
29
12 ~ ~ 0 0
0
67
0
1
15 ieee std_logic_1164 4 2
0
15 ieee std_logic_1164 0 0
0
0
1
29
1
29
12 ~ ~ 1 1
1
67
0
1
15 ieee std_logic_1164 4 2
0
15 ieee std_logic_1164 0 0
0
0
1
29
1
29
12 ~ ~ 2 2
2
68
0
1
15 ieee std_logic_1164 4 2
0
15 ieee std_logic_1164 0 0
0
0
1
29
1
29
12 ~ ~ 3 3
3
68
0
1
15 ieee std_logic_1164 4 2
0
15 ieee std_logic_1164 0 0
0
0
1
29
1
29
12 ~ ~ 4 4
4
68
0
1
15 ieee std_logic_1164 4 2
0
15 ieee std_logic_1164 0 0
0
0
0
V 000038 11 27 1130939747327 test_pcm
E test_pcm VHDL
X test_pcm
V 000039 11 135 1130939747327 test_pcm
#VLB_VERSION 57
#INFO
test_pcm
E 1130939747327
0
#ACCESS
std
.
ieee
std_logic_1164 all .
.
#OBJECTS
#SPECIFICATION 
#END
I 000054 52 1271          1131098744597 arch_test_pcm
12______
57
arch_test_pcm
0
5
std
.
.
1
1
18
pcm
1
18
13 ~ ~ 0 0
8
0
1
29
clk
16385
29
13 ~ ~ 1 0
9
0
67
0
1
15 ieee std_logic_1164 4 2
0
15 ieee std_logic_1164 0 0
0
1
29
set
16385
29
13 ~ ~ 2 0
10
1
67
0
1
15 ieee std_logic_1164 4 2
0
15 ieee std_logic_1164 0 0
0
1
29
q1
16385
29
13 ~ ~ 3 0
11
2
68
0
1
15 ieee std_logic_1164 4 2
0
15 ieee std_logic_1164 0 0
0
1
29
q2
16385
29
13 ~ ~ 4 0
11
3
68
0
1
15 ieee std_logic_1164 4 2
0
15 ieee std_logic_1164 0 0
0
1
29
q3
16385
29
13 ~ ~ 5 0
11
4
68
0
1
15 ieee std_logic_1164 4 2
0
15 ieee std_logic_1164 0 0
0
0
0
5
1
3
clk
1
3
13 ~ ~ 6 0
14
0
1
15 ieee std_logic_1164 4 2
3
0
0
1
3
set
1
3
13 ~ ~ 7 1
14
1
1
15 ieee std_logic_1164 4 2
3
0
0
1
3
q1
1
3
13 ~ ~ 8 2
14
2
1
15 ieee std_logic_1164 4 2
3
0
0
1
3
q2
1
3
13 ~ ~ 9 3
14
3
1
15 ieee std_logic_1164 4 2
3
0
0
1
3
q3
1
3
13 ~ ~ 10 4
14
4
1
15 ieee std_logic_1164 4 2
3
0
0
0
1
1
1
39
39
39
~
1
39
13 ~ ~ 11 0
17
0
1
u
1
114
1
pcm
0
1
18
13 ~ ~ 0 0
0
0
1
5
11
0
1
1
1
1
139
0
0
0
0
1
clk
0
0
1
3
13 ~ ~ 6 0
1
0
0
0
0
11
0
1
1
1
1
139
0
0
0
0
1
set
0
0
1
3
13 ~ ~ 7 1
1
0
0
0
0
11
0
1
1
1
1
139
0
0
0
0
1
q1
0
0
1
3
13 ~ ~ 8 2
1
0
0
0
0
11
0
1
1
1
1
139
0
0
0
0
1
q2
0
0
1
3
13 ~ ~ 9 3
1
0
0
0
0
11
0
1
1
1
1
139
0
0
0
0
1
q3
0
0
1
3
13 ~ ~ 10 4
1
0
0
0
0
0
1
0
0
V 000026 54 54 0 test_pcm
12
1
12
00000004
1
.\src\test_pcm.vhd
0
0 0 0 0 0 0
0
V 000049 52 379           1131098746952 arch_pcm
4_______
57
arch_pcm
1
9
std
.
.
1
1
3
q1_temp
1
3
13 ~ ~ 0 0
11
5
1
15 ieee std_logic_1164 4 2
3
1
1
145
69
0
48
0
0
0
1
3
q2_temp
1
3
13 ~ ~ 1 1
11
6
1
15 ieee std_logic_1164 4 2
3
1
1
145
69
0
48
0
0
0
1
3
q3_temp
1
3
13 ~ ~ 2 2
11
7
1
15 ieee std_logic_1164 4 2
3
1
1
145
69
0
48
0
0
0
1
3
temp
1
3
13 ~ ~ 3 3
12
8
1
15 STD STANDARD 75 4
3
1
1
145
147
1
0
0
0
0
0
0
0
0
0
V 000054 52 1271          1131098746962 arch_test_pcm
12______
57
arch_test_pcm
0
5
std
.
.
1
1
18
pcm
1
18
13 ~ ~ 0 0
8
0
1
29
clk
16385
29
13 ~ ~ 1 0
9
0
67
0
1
15 ieee std_logic_1164 4 2
0
15 ieee std_logic_1164 0 0
0
1
29
set
16385
29
13 ~ ~ 2 0
10
1
67
0
1
15 ieee std_logic_1164 4 2
0
15 ieee std_logic_1164 0 0
0
1
29
q1
16385
29
13 ~ ~ 3 0
11
2
68
0
1
15 ieee std_logic_1164 4 2
0
15 ieee std_logic_1164 0 0
0
1
29
q2
16385
29
13 ~ ~ 4 0
11
3
68
0
1
15 ieee std_logic_1164 4 2
0
15 ieee std_logic_1164 0 0
0
1
29
q3
16385
29
13 ~ ~ 5 0
11
4
68
0
1
15 ieee std_logic_1164 4 2
0
15 ieee std_logic_1164 0 0
0
0
0
5
1
3
clk
1
3
13 ~ ~ 6 0
14
0
1
15 ieee std_logic_1164 4 2
3
0
0
1
3
set
1
3
13 ~ ~ 7 1
14
1
1
15 ieee std_logic_1164 4 2
3
0
0
1
3
q1
1
3
13 ~ ~ 8 2
14
2
1
15 ieee std_logic_1164 4 2
3
0
0
1
3
q2
1
3
13 ~ ~ 9 3
14
3
1
15 ieee std_logic_1164 4 2
3
0
0
1
3
q3
1
3
13 ~ ~ 10 4
14
4
1
15 ieee std_logic_1164 4 2
3
0
0
0
1
1
1
39
39
39
~
1
39
13 ~ ~ 11 0
17
0
1
u
1
114
1
pcm
0
1
18
13 ~ ~ 0 0
0
0
1
5
11
0
1
1
1
1
139
0
0
0
0
1
clk
0
0
1
3
13 ~ ~ 6 0
1
0
0
0
0
11
0
1
1
1
1
139
0
0
0
0
1
set
0
0
1
3
13 ~ ~ 7 1
1
0
0
0
0
11
0
1
1
1
1
139
0
0
0
0
1
q1
0
0
1
3
13 ~ ~ 8 2
1
0
0
0
0
11
0
1
1
1
1
139
0
0
0
0
1
q2
0
0
1
3
13 ~ ~ 9 3
1
0
0
0
0
11
0
1
1
1
1
139
0
0
0
0
1
q3
0
0
1
3
13 ~ ~ 10 4
1
0
0
0
0
0
1
0
0