exp3-02.v

来自「verilog大量源程序」· Verilog 代码 · 共 8 行

V
8 行
字号 
/*	2-1 SELECTOR	*/
module	SEL	( A, B, SEL, F );
   input	A, B, SEL;
   output	F ;

	 assign	F = ~SEL & A | SEL & B;
endmodule

exp3-02.v - 源码说明

本页面展示了「verilog大量源程序」中的 exp3-02.v 源码文件，采用 Verilog 编程语言编写，共 8 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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