📄 frequ.fit.rpt
字号:
; 101 ; GND* ; ;
; 102 ; GND* ; ;
; 103 ; GND_INT ; ;
; 104 ; GND_IO ; ;
; 105 ; #TDI ; ;
; 106 ; ^nCE ; ;
; 107 ; ^DCLK ; ;
; 108 ; ^DATA0 ; ;
; 109 ; GND* ; ;
; 110 ; GND* ; ;
; 111 ; GND* ; ;
; 112 ; GND* ; ;
; 113 ; GND* ; ;
; 114 ; GND* ; ;
; 115 ; VCC_IO ; ;
; 116 ; GND* ; ;
; 117 ; GND* ; ;
; 118 ; GND* ; ;
; 119 ; GND* ; ;
; 120 ; GND* ; ;
; 121 ; GND* ; ;
; 122 ; GND* ; ;
; 123 ; VCC_INT ; ;
; 124 ; GND+ ; ;
; 125 ; GND+ ; ;
; 126 ; start ; TTL ;
; 127 ; GND_INT ; ;
; 128 ; GND* ; ;
; 129 ; GND_IO ; ;
; 130 ; GND* ; ;
; 131 ; GND* ; ;
; 132 ; GND* ; ;
; 133 ; GND* ; ;
; 134 ; VCC_IO ; ;
; 135 ; GND* ; ;
; 136 ; GND* ; ;
; 137 ; GND* ; ;
; 138 ; GND* ; ;
; 139 ; GND_IO ; ;
; 140 ; GND* ; ;
; 141 ; GND* ; ;
; 142 ; GND* ; ;
; 143 ; clr ; TTL ;
; 144 ; GND* ; ;
+-------+------------+--------------+
+-------------------------------------------------------+
; Control Signals ;
+-------+-------+---------+--------------+--------------+
; Name ; Pin # ; Fan-Out ; Usage ; Global Usage ;
+-------+-------+---------+--------------+--------------+
; clk ; 55 ; 2 ; Clock ; Pin ;
; start ; 126 ; 1 ; Async. clear ; Pin ;
+-------+-------+---------+--------------+--------------+
+----------------------------------+
; Global & Other Fast Signals ;
+-------+-------+---------+--------+
; Name ; Pin # ; Fan-Out ; Global ;
+-------+-------+---------+--------+
; clk ; 55 ; 2 ; yes ;
; start ; 126 ; 1 ; yes ;
+-------+-------+---------+--------+
+---------------------------------+
; Non-Global High Fan-Out Signals ;
+-------+-------------------------+
; Name ; Fan-Out ;
+-------+-------------------------+
; en ; 3 ;
; clr~0 ; 1 ;
+-------+-------------------------+
+-------------------------------------------+
; LAB ;
+--------------------------+----------------+
; Number of Logic Elements ; Number of LABs ;
+--------------------------+----------------+
; 0 ; 143 ;
; 1 ; 0 ;
; 2 ; 1 ;
+--------------------------+----------------+
+----------------------------------------------+
; Local Routing Interconnect ;
+-----------------------------+----------------+
; Local Routing Interconnects ; Number of LABs ;
+-----------------------------+----------------+
; 0 ; 143 ;
; 1 ; 1 ;
+-----------------------------+----------------+
+---------------------------------------------+
; LAB External Interconnect ;
+----------------------------+----------------+
; LAB External Interconnects ; Number of LABs ;
+----------------------------+----------------+
; 0 ; 143 ;
; 1 ; 1 ;
+----------------------------+----------------+
+----------------------------------------------------------------------------------------+
; Row Interconnect ;
+-------+-------------------+-----------------------------+------------------------------+
; Row ; Interconnect Used ; Left Half Interconnect Used ; Right Half Interconnect Used ;
+-------+-------------------+-----------------------------+------------------------------+
; A ; 0 / 96 ( 0 % ) ; 0 / 48 ( 0 % ) ; 2 / 48 ( 4 % ) ;
; B ; 0 / 96 ( 0 % ) ; 0 / 48 ( 0 % ) ; 0 / 48 ( 0 % ) ;
; C ; 0 / 96 ( 0 % ) ; 0 / 48 ( 0 % ) ; 0 / 48 ( 0 % ) ;
; D ; 0 / 96 ( 0 % ) ; 0 / 48 ( 0 % ) ; 0 / 48 ( 0 % ) ;
; E ; 0 / 96 ( 0 % ) ; 0 / 48 ( 0 % ) ; 0 / 48 ( 0 % ) ;
; F ; 0 / 96 ( 0 % ) ; 0 / 48 ( 0 % ) ; 0 / 48 ( 0 % ) ;
; Total ; 0 / 576 ( 0 % ) ; 0 / 288 ( 0 % ) ; 2 / 288 ( < 1 % ) ;
+-------+-------------------+-----------------------------+------------------------------+
+---------------------------+
; LAB Column Interconnect ;
+-------+-------------------+
; Col. ; Interconnect Used ;
+-------+-------------------+
; 1 ; 0 / 24 ( 0 % ) ;
; 2 ; 0 / 24 ( 0 % ) ;
; 3 ; 0 / 24 ( 0 % ) ;
; 4 ; 0 / 24 ( 0 % ) ;
; 5 ; 0 / 24 ( 0 % ) ;
; 6 ; 0 / 24 ( 0 % ) ;
; 7 ; 0 / 24 ( 0 % ) ;
; 8 ; 0 / 24 ( 0 % ) ;
; 9 ; 0 / 24 ( 0 % ) ;
; 10 ; 0 / 24 ( 0 % ) ;
; 11 ; 0 / 24 ( 0 % ) ;
; 12 ; 0 / 24 ( 0 % ) ;
; 13 ; 0 / 24 ( 0 % ) ;
; 14 ; 0 / 24 ( 0 % ) ;
; 15 ; 0 / 24 ( 0 % ) ;
; 16 ; 0 / 24 ( 0 % ) ;
; 17 ; 0 / 24 ( 0 % ) ;
; 18 ; 0 / 24 ( 0 % ) ;
; 19 ; 0 / 24 ( 0 % ) ;
; 20 ; 0 / 24 ( 0 % ) ;
; 21 ; 0 / 24 ( 0 % ) ;
; 22 ; 0 / 24 ( 0 % ) ;
; 23 ; 0 / 24 ( 0 % ) ;
; 24 ; 0 / 24 ( 0 % ) ;
; Total ; 0 / 576 ( 0 % ) ;
+-------+-------------------+
+---------------------------+
; LAB Column Interconnect ;
+-------+-------------------+
; Col. ; Interconnect Used ;
+-------+-------------------+
; 1 ; 0 / 24 ( 0 % ) ;
; Total ; 0 / 24 ( 0 % ) ;
+-------+-------------------+
+------------------------------------------------------+
; Fitter Resource Usage Summary ;
+--------------------------------+---------------------+
; Resource ; Usage ;
+--------------------------------+---------------------+
; Registers ; 1 / 1,152 ( < 1 % ) ;
; Total LABs ; 0 / 144 ( 0 % ) ;
; Logic elements in carry chains ; 0 ;
; User inserted logic elements ; 0 ;
; I/O pins ; 4 / 102 ( 3 % ) ;
; -- Clock pins ; 1 ;
; -- Dedicated input pins ; 2 / 4 ( 50 % ) ;
; Global signals ; 2 ;
; EABs ; 0 / 6 ( 0 % ) ;
; Total memory bits ; 0 / 12,288 ( 0 % ) ;
; Total RAM block bits ; 0 / 12,288 ( 0 % ) ;
; Maximum fan-out node ; en ;
; Maximum fan-out ; 3 ;
; Total fan-out ; 7 ;
; Average fan-out ; 1.17 ;
+--------------------------------+---------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+----------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+---------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Full Hierarchy Name ;
+----------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+---------------------+
; |control ; 2 (2) ; 1 ; 0 ; 4 ; 1 (1) ; 1 (1) ; 0 (0) ; 0 (0) ; |control ;
+----------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+---------------------+
+---------------------------------+
; Delay Chain Summary ;
+--------+----------+-------------+
; Name ; Pin Type ; Pad to Core ;
+--------+----------+-------------+
; clk ; Input ; OFF ;
; start ; Input ; OFF ;
; cnt_en ; Output ; OFF ;
; clr ; Output ; OFF ;
+--------+----------+-------------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in F:/EDA/plj/frequ.pin.
+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
Info: Version 4.2 Build 157 12/07/2004 SJ Full Version
Info: Processing started: Wed Aug 10 16:32:33 2005
Info: Command: quartus_fit --import_settings_files=off --export_settings_files=off frequ -c frequ
Info: Selected device EPF10K20TC144-4 for design "frequ"
Info: Timing requirements not specified -- optimizing circuit to achieve the following default global requirements
Info: Assuming a global fmax requirement of 1000 MHz
Info: Not setting a global tsu requirement
Info: Not setting a global tco requirement
Info: Not setting a global tpd requirement
Info: Inserted 0 logic cells in first fitting attempt
Info: Started fitting attempt 1 on Wed Aug 10 2005 at 16:32:35
Info: Fitter placement preparation operations beginning
Info: Fitter placement preparation operations ending: elapsed time = 0 seconds
Info: Fitter placement operations beginning
Info: Fitter placement operations ending: elapsed time = 0 seconds
Info: Fitter routing operations beginning
Info: Fitter routing operations ending: elapsed time = 0 seconds
Info: Quartus II Fitter was successful. 0 errors, 0 warnings
Info: Processing ended: Wed Aug 10 16:32:36 2005
Info: Elapsed time: 00:00:03
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