_primary.vhd

来自「这是一个Verilog HDL编写的RISC cpu的程序」· VHDL 代码 · 共 14 行

library verilog;
use verilog.vl_types.all;
entity cpu_clkg is
    generic(
        period          : integer := 60
    );
    port(
        fetch           : out    vl_logic;
        clk2            : out    vl_logic;
        clk             : out    vl_logic;
        alu_clk         : out    vl_logic
    );
end cpu_clkg;