fifoasi.pin

主要完成数字电视前端信号处理和缓冲作用的verilog源代码

RXMODE1                      : L18       : output : LVTTL             :         : 3         : Y              
GND*                         : M1        :        :                   :         : 1         :                
GND*                         : M2        :        :                   :         : 1         :                
GND*                         : M3        :        :                   :         : 1         :                
dspio[0]                     : M4        : bidir  : LVTTL             :         : 1         : Y              
GND*                         : M5        :        :                   :         : 1         :                
dspio[3]                     : M6        : bidir  : LVTTL             :         : 1         : Y              
VCCIO1                       : M7        : power  :                   : 3.3V    : 1         :                
RXDA[4]                      : M8        : input  : LVTTL             :         : 4         : Y              
GND*                         : M9        :        :                   :         : 4         :                
TXDB[2]                      : M10       : output : LVTTL             :         : 4         : Y              
TXCTABCD[1]                  : M11       : output : LVTTL             :         : 4         : Y              
VCCIO3                       : M12       : power  :                   : 3.3V    : 3         :                
SCSEL                        : M13       : output : LVTTL             :         : 3         : Y              
TXMODE1                      : M14       : output : LVTTL             :         : 3         : Y              
TXMODE0                      : M15       : output : LVTTL             :         : 3         : Y              
GND*                         : M16       :        :                   :         : 3         :                
OUTIO[15]                    : M17       : output : LVTTL             :         : 3         : Y              
OUTIO[14]                    : M18       : output : LVTTL             :         : 3         : Y              
dspio[1]                     : N1        : bidir  : LVTTL             :         : 1         : Y              
dspio[2]                     : N2        : bidir  : LVTTL             :         : 1         : Y              
dspio[7]                     : N3        : bidir  : LVTTL             :         : 1         : Y              
dspio[8]                     : N4        : bidir  : LVTTL             :         : 1         : Y              
dspio[5]                     : N5        : bidir  : LVTTL             :         : 1         : Y              
dspio[6]                     : N6        : bidir  : LVTTL             :         : 1         : Y              
dspio[4]                     : N7        : bidir  : LVTTL             :         : 1         : Y              
RXDA[3]                      : N8        : input  : LVTTL             :         : 4         : Y              
GND*                         : N9        :        :                   :         : 4         :                
TXDB[1]                      : N10       : output : LVTTL             :         : 4         : Y              
TXCTB0                       : N11       : output : LVTTL             :         : 4         : Y              
OUTIO[11]                    : N12       : output : LVTTL             :         : 3         : Y              
OUTIO[10]                    : N13       : output : LVTTL             :         : 3         : Y              
OUTIO[7]                     : N14       : output : LVTTL             :         : 3         : Y              
OUTIO[13]                    : N15       : output : LVTTL             :         : 3         : Y              
OUTIO[12]                    : N16       : output : LVTTL             :         : 3         : Y              
OUTIO[9]                     : N17       : output : LVTTL             :         : 3         : Y              
OUTIO[8]                     : N18       : output : LVTTL             :         : 3         : Y              
VCCIO1                       : P1        : power  :                   : 3.3V    : 1         :                
dspio[10]                    : P2        : bidir  : LVTTL             :         : 1         : Y              
dspio[11]                    : P3        : bidir  : LVTTL             :         : 1         : Y              
GND*                         : P4        :        :                   :         : 1         :                
dspio[9]                     : P5        : bidir  : LVTTL             :         : 1         : Y              
RXDA[7]                      : P6        : input  : LVTTL             :         : 4         : Y              
TXDA[7]                      : P7        : output : LVTTL             :         : 4         : Y              
VCCIO4                       : P8        : power  :                   : 3.3V    : 4         :                
GND*                         : P9        :        :                   :         : 4         :                
RXDB[1]                      : P10       : input  : LVTTL             :         : 4         : Y              
VCCIO4                       : P11       : power  :                   : 3.3V    : 4         :                
TXDB[0]                      : P12       : output : LVTTL             :         : 4         : Y              
GND*                         : P13       :        :                   :         : 4         :                
OUTIO[6]                     : P14       : output : LVTTL             :         : 3         : Y              
GND*                         : P15       :        :                   :         : 3         :                
GND*                         : P16       :        :                   :         : 3         :                
GND*                         : P17       :        :                   :         : 3         :                
VCCIO3                       : P18       : power  :                   : 3.3V    : 3         :                
GND*                         : R1        :        :                   :         : 1         :                
dspio[12]                    : R2        : bidir  : LVTTL             :         : 1         : Y              
dspio[13]                    : R3        : bidir  : LVTTL             :         : 1         : Y              
GND*                         : R4        :        :                   :         : 4         :                
GND*                         : R5        :        :                   :         : 4         :                
TXDA[5]                      : R6        : output : LVTTL             :         : 4         : Y              
TXDA[1]                      : R7        : output : LVTTL             :         : 4         : Y              
INTA                         : R8        : output : LVTTL             :         : 4         : Y              
GND*                         : R9        :        :                   :         : 4         :                
RXDB[0]                      : R10       : input  : LVTTL             :         : 4         : Y              
RXDB[2]                      : R11       : input  : LVTTL             :         : 4         : Y              
TXDB[7]                      : R12       : output : LVTTL             :         : 4         : Y              
TXDB[3]                      : R13       : output : LVTTL             :         : 4         : Y              
GND*                         : R14       :        :                   :         : 4         :                
OUTIO[4]                     : R15       : output : LVTTL             :         : 3         : Y              
OUTIO[5]                     : R16       : output : LVTTL             :         : 3         : Y              
OUTIO[2]                     : R17       : output : LVTTL             :         : 3         : Y              
OUTIO[3]                     : R18       : output : LVTTL             :         : 3         : Y              
GND                          : T1        : gnd    :                   :         : 1         :                
dspio[14]                    : T2        : bidir  : LVTTL             :         : 1         : Y              
dspio[15]                    : T3        : bidir  : LVTTL             :         : 1         : Y              
RXSTA2                       : T4        : input  : LVTTL             :         : 4         : Y              
RXDA[1]                      : T5        : input  : LVTTL             :         : 4         : Y              
TXDA[6]                      : T6        : output : LVTTL             :         : 4         : Y              
TXDA[2]                      : T7        : output : LVTTL             :         : 4         : Y              
TXCTA0                       : T8        : output : LVTTL             :         : 4         : Y              
LFI[0]                       : T9        : input  : LVTTL             :         : 4         : Y              
RXSTB2                       : T10       : input  : LVTTL             :         : 4         : Y              
RXDB[3]                      : T11       : input  : LVTTL             :         : 4         : Y              
LFI[1]                       : T12       : input  : LVTTL             :         : 4         : Y              
TXDB[4]                      : T13       : output : LVTTL             :         : 4         : Y              
GND*                         : T14       :        :                   :         : 4         :                
GND*                         : T15       :        :                   :         : 4         :                
OUTIO[0]                     : T16       : output : LVTTL             :         : 3         : Y              
OUTIO[1]                     : T17       : output : LVTTL             :         : 3         : Y              
GND                          : T18       : gnd    :                   :         : 1         :                
VCCINT                       : U1        : power  :                   : 1.5V    :           :                
GND                          : U2        : gnd    :                   :         : 1         :                
RXSTA0                       : U3        : input  : LVTTL             :         : 4         : Y              
RXDA[0]                      : U4        : input  : LVTTL             :         : 4         : Y              
RXDA[2]                      : U5        : input  : LVTTL             :         : 4         : Y              
RXDA[6]                      : U6        : input  : LVTTL             :         : 4         : Y              
TXDA[4]                      : U7        : output : LVTTL             :         : 4         : Y              
TXDA[0]                      : U8        : output : LVTTL             :         : 4         : Y              
GND*                         : U9        :        :                   :         : 4         :                
RXSTB0                       : U10       : input  : LVTTL             :         : 4         : Y              
RXDB[4]                      : U11       : input  : LVTTL             :         : 4         : Y              
RXDB[7]                      : U12       : input  : LVTTL             :         : 4         : Y              
TXDB[5]                      : U13       : output : LVTTL             :         : 4         : Y              
INTB                         : U14       : output : LVTTL             :         : 4         : Y              
GND*                         : U15       :        :                   :         : 4         :                
GND*                         : U16       :        :                   :         : 4         :                
GND                          : U17       : gnd    :                   :         : 1         :                
VCCINT                       : U18       : power  :                   : 1.5V    :           :                
GND                          : V1        : gnd    :                   :         : 1         :                
VCCINT                       : V2        : power  :                   : 1.5V    :           :                
GND                          : V3        : gnd    :                   :         : 1         :                
RXSTA1                       : V4        : input  : LVTTL             :         : 4         : Y              
VCCIO4                       : V5        : power  :                   : 3.3V    : 4         :                
RXDA[5]                      : V6        : input  : LVTTL             :         : 4         : Y              
TXDA[3]                      : V7        : output : LVTTL             :         : 4         : Y              
TXCTABCD[0]                  : V8        : output : LVTTL             :         : 4         : Y              
GND*                         : V9        :        :                   :         : 4         :                
RXSTB1                       : V10       : input  : LVTTL             :         : 4         : Y              
RXDB[5]                      : V11       : input  : LVTTL             :         : 4         : Y              
RXDB[6]                      : V12       : input  : LVTTL             :         : 4         : Y              
TXDB[6]                      : V13       : output : LVTTL             :         : 4         : Y              
VCCIO4                       : V14       : power  :                   : 3.3V    : 4         :                
GND*                         : V15       :        :                   :         : 4         :                
GND                          : V16       : gnd    :                   :         : 1         :                
VCCINT                       : V17       : power  :                   : 1.5V    :           :                
GND                          : V18       : gnd    :                   :         : 1         :