test.spl

来自「SDRAM读写控制的实现与Modelsim仿真」· SPL 代码 · 共 19 行

SPL
19 行
字号 
[Inputs]
clk
rst
[Outputs]
sdclk
cke
cs_n
ras_n
cas_n
we_n
=addr[11:0]=
=ba[1:0]=
=dqm[1:0]=
[BiDir]
=data[15:0]=
[ATTRIBUTES]
VeriModel test

test.spl - 源码说明

本页面展示了「SDRAM读写控制的实现与Modelsim仿真」中的 test.spl 源码文件，采用 SPL 编程语言编写，共 19 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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