📄 uart.map.rpt
字号:
; -- 2 input functions ; 54 ;
; -- 1 input functions ; 1 ;
; -- 0 input functions ; 0 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 218 ;
; -- arithmetic mode ; 23 ;
; -- qfbk mode ; 0 ;
; -- register cascade mode ; 0 ;
; -- synchronous clear/load mode ; 33 ;
; -- asynchronous clear/load mode ; 116 ;
; ; ;
; Total registers ; 117 ;
; Total logic cells in carry chains ; 28 ;
; I/O pins ; 25 ;
; Maximum fan-out node ; clk ;
; Maximum fan-out ; 117 ;
; Total fan-out ; 1048 ;
; Average fan-out ; 3.94 ;
+---------------------------------------------+-------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Resource Utilization by Entity ;
+----------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------------------+--------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ; Library Name ;
+----------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------------------+--------------+
; |top ; 241 (1) ; 117 ; 0 ; 25 ; 0 ; 124 (1) ; 39 (0) ; 78 (0) ; 28 (0) ; 0 (0) ; |top ; work ;
; |ebi:U_1| ; 8 (8) ; 0 ; 0 ; 0 ; 0 ; 8 (8) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |top|ebi:U_1 ; work ;
; |uart:U_2| ; 232 (84) ; 117 ; 0 ; 0 ; 0 ; 115 (50) ; 39 (31) ; 78 (3) ; 28 (0) ; 0 (0) ; |top|uart:U_2 ; work ;
; |divider:U_divider| ; 18 (18) ; 13 ; 0 ; 0 ; 0 ; 5 (5) ; 0 (0) ; 13 (13) ; 12 (12) ; 0 (0) ; |top|uart:U_2|divider:U_divider ; work ;
; |rxd:U_receiver| ; 67 (67) ; 40 ; 0 ; 0 ; 0 ; 27 (27) ; 8 (8) ; 32 (32) ; 8 (8) ; 0 (0) ; |top|uart:U_2|rxd:U_receiver ; work ;
; |txd:U_transmitter| ; 63 (63) ; 30 ; 0 ; 0 ; 0 ; 33 (33) ; 0 (0) ; 30 (30) ; 8 (8) ; 0 (0) ; |top|uart:U_2|txd:U_transmitter ; work ;
+----------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
Encoding Type: Safe One-Hot
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; State Machine - |top|uart:U_2|txd:U_transmitter|rStatTxCur ;
+----------------------+--------------------+---------------------+---------------------+----------------------+--------------------+---------------------+---------------------+--------------------+
; Name ; rStatTxCur.TX_DONE ; rStatTxCur.TX_STOP2 ; rStatTxCur.TX_STOP1 ; rStatTxCur.TX_PARITY ; rStatTxCur.TX_DATA ; rStatTxCur.TX_START ; rStatTxCur.TX_READY ; rStatTxCur.TX_IDLE ;
+----------------------+--------------------+---------------------+---------------------+----------------------+--------------------+---------------------+---------------------+--------------------+
; rStatTxCur.TX_IDLE ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
; rStatTxCur.TX_READY ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ; 1 ;
; rStatTxCur.TX_START ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ; 0 ; 1 ;
; rStatTxCur.TX_DATA ; 0 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 1 ;
; rStatTxCur.TX_PARITY ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 1 ;
; rStatTxCur.TX_STOP1 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 1 ;
; rStatTxCur.TX_STOP2 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ;
; rStatTxCur.TX_DONE ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ;
+----------------------+--------------------+---------------------+---------------------+----------------------+--------------------+---------------------+---------------------+--------------------+
Encoding Type: Safe One-Hot
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; State Machine - |top|uart:U_2|rxd:U_receiver|rStatRxCur ;
+----------------------+--------------------+----------------------+--------------------+----------------------+--------------------+--------------------+--------------------+
; Name ; rStatRxCur.RX_DONE ; rStatRxCur.RX_ENDING ; rStatRxCur.RX_STOP ; rStatRxCur.RX_PARITY ; rStatRxCur.RX_DATA ; rStatRxCur.RX_SYNC ; rStatRxCur.RX_IDLE ;
+----------------------+--------------------+----------------------+--------------------+----------------------+--------------------+--------------------+--------------------+
; rStatRxCur.RX_IDLE ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
; rStatRxCur.RX_SYNC ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ; 1 ;
; rStatRxCur.RX_DATA ; 0 ; 0 ; 0 ; 0 ; 1 ; 0 ; 1 ;
; rStatRxCur.RX_PARITY ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 1 ;
; rStatRxCur.RX_STOP ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 1 ;
; rStatRxCur.RX_ENDING ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 1 ;
; rStatRxCur.RX_DONE ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ;
+----------------------+--------------------+----------------------+--------------------+----------------------+--------------------+--------------------+--------------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Registers Protected by Synthesis ;
+-------------------------------------------------+------------------------------------------------------------------+--------------------------------------------+
; Register Name ; Protected by Synthesis Attribute or Preserve Register Assignment ; Not to be Touched by Netlist Optimizations ;
+-------------------------------------------------+------------------------------------------------------------------+--------------------------------------------+
; uart:U_2|txd:U_transmitter|rStatTxCur.TX_IDLE ; no ; yes ;
; uart:U_2|txd:U_transmitter|rStatTxCur.TX_READY ; no ; yes ;
; uart:U_2|txd:U_transmitter|rStatTxCur.TX_DONE ; no ; yes ;
; uart:U_2|txd:U_transmitter|rStatTxCur.TX_PARITY ; no ; yes ;
; uart:U_2|txd:U_transmitter|rStatTxCur.TX_DATA ; no ; yes ;
; uart:U_2|txd:U_transmitter|rStatTxCur.TX_STOP1 ; no ; yes ;
; uart:U_2|txd:U_transmitter|rStatTxCur.TX_STOP2 ; no ; yes ;
; uart:U_2|txd:U_transmitter|rStatTxCur.TX_START ; no ; yes ;
; uart:U_2|rxd:U_receiver|rStatRxCur.RX_DONE ; no ; yes ;
; uart:U_2|rxd:U_receiver|rStatRxCur.RX_ENDING ; no ; yes ;
; uart:U_2|rxd:U_receiver|rStatRxCur.RX_IDLE ; no ; yes ;
; uart:U_2|rxd:U_receiver|rStatRxCur.RX_SYNC ; no ; yes ;
; uart:U_2|rxd:U_receiver|rStatRxCur.RX_DATA ; no ; yes ;
; uart:U_2|rxd:U_receiver|rStatRxCur.RX_PARITY ; no ; yes ;
; uart:U_2|rxd:U_receiver|rStatRxCur.RX_STOP ; no ; yes ;
+-------------------------------------------------+------------------------------------------------------------------+--------------------------------------------+
+---------------------------------------------------------------------------------------------------+
; User-Specified and Inferred Latches ;
+----------------------------------------------------+---------------------+------------------------+
; Latch Name ; Latch Enable Signal ; Free of Timing Hazards ;
+----------------------------------------------------+---------------------+------------------------+
; ebi:U_1|rAddrL[3] ; ale ; yes ;
; ebi:U_1|rAddrL[2] ; ale ; yes ;
; ebi:U_1|rAddrL[1] ; ale ; yes ;
; ebi:U_1|rAddrL[0] ; ale ; yes ;
; ebi:U_1|rAddrL[4] ; ale ; yes ;
; ebi:U_1|rAddrL[5] ; ale ; yes ;
; ebi:U_1|rAddrL[6] ; ale ; yes ;
; ebi:U_1|rAddrL[7] ; ale ; yes ;
; Number of user-specified and inferred latches = 8 ; ; ;
+----------------------------------------------------+---------------------+------------------------+
Note: All latches listed above may not be present at the end of synthesis due to various synthesis optimizations.
+------------------------------------------------------+
; General Register Statistics ;
+----------------------------------------------+-------+
; Statistic ; Value ;
+----------------------------------------------+-------+
; Total registers ; 117 ;
; Number of registers using Synchronous Clear ; 16 ;
; Number of registers using Synchronous Load ; 17 ;
; Number of registers using Asynchronous Clear ; 116 ;
; Number of registers using Asynchronous Load ; 0 ;
; Number of registers using Clock Enable ; 63 ;
; Number of registers using Preset ; 0 ;
+----------------------------------------------+-------+
+--------------------------------------------------+
; Inverted Register Statistics ;
+----------------------------------------+---------+
; Inverted Register ; Fan out ;
+----------------------------------------+---------+
; uart:U_2|txd:U_transmitter|rTxdTmp ; 2 ;
; uart:U_2|rFlgInt ; 1 ;
; uart:U_2|rTxBufEmpty ; 5 ;
; Total number of inverted registers = 3 ; ;
+----------------------------------------+---------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Multiplexer Restructuring Statistics (Restructuring Performed) ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+----------------------------------------------+
; Multiplexer Inputs ; Bus Width ; Baseline Area ; Area if Restructured ; Saving if Restructured ; Registered ; Example Multiplexer Output ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+----------------------------------------------+
; 3:1 ; 4 bits ; 8 LEs ; 4 LEs ; 4 LEs ; Yes ; |top|uart:U_2|txd:U_transmitter|rTxBitCnt[1] ;
; 3:1 ; 12 bits ; 24 LEs ; 12 LEs ; 12 LEs ; Yes ; |top|uart:U_2|divider:U_divider|rCnt[1] ;
; 3:1 ; 4 bits ; 8 LEs ; 4 LEs ; 4 LEs ; Yes ; |top|uart:U_2|rxd:U_receiver|rRxBitCnt[0] ;
; 5:1 ; 7 bits ; 21 LEs ; 7 LEs ; 14 LEs ; Yes ; |top|uart:U_2|txd:U_transmitter|rTxDatSft[1] ;
; 8:1 ; 2 bits ; 10 LEs ; 8 LEs ; 2 LEs ; No ; |top|uart:U_2|Mux2 ;
; 8:1 ; 2 bits ; 10 LEs ; 10 LEs ; 0 LEs ; No ; |top|uart:U_2|Mux3 ;
; 8:1 ; 2 bits ; 10 LEs ; 8 LEs ; 2 LEs ; No ; |top|uart:U_2|Mux5 ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+----------------------------------------------+
+-------------------------------------------------------+
; Parameter Settings for User Entity Instance: uart:U_2 ;
+----------------+----------+---------------------------+
; Parameter Name ; Value ; Type ;
+----------------+----------+---------------------------+
; VERSION ; 01100100 ; Unsigned Binary ;
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