uart.fit.rpt

一个串口的完整FPGA工程

+----------+----------+---------------+---------------+-----------------------+-----+
; ad[0]    ; Bidir    ; ON            ; ON            ; --                    ; --  ;
; ad[1]    ; Bidir    ; ON            ; ON            ; --                    ; --  ;
; ad[2]    ; Bidir    ; ON            ; ON            ; --                    ; --  ;
; ad[3]    ; Bidir    ; ON            ; ON            ; --                    ; --  ;
; ad[4]    ; Bidir    ; ON            ; ON            ; --                    ; --  ;
; ad[5]    ; Bidir    ; ON            ; ON            ; --                    ; --  ;
; ad[6]    ; Bidir    ; ON            ; ON            ; --                    ; --  ;
; ad[7]    ; Bidir    ; ON            ; ON            ; --                    ; --  ;
; txd      ; Output   ; --            ; --            ; --                    ; --  ;
; int_o    ; Output   ; --            ; --            ; --                    ; --  ;
; uart_clk ; Output   ; --            ; --            ; --                    ; --  ;
; clk      ; Input    ; OFF           ; OFF           ; --                    ; --  ;
; rst_n    ; Input    ; OFF           ; OFF           ; --                    ; --  ;
; addr[4]  ; Input    ; ON            ; ON            ; --                    ; --  ;
; addr[5]  ; Input    ; ON            ; ON            ; --                    ; --  ;
; addr[3]  ; Input    ; ON            ; ON            ; --                    ; --  ;
; addr[1]  ; Input    ; ON            ; ON            ; --                    ; --  ;
; addr[0]  ; Input    ; ON            ; ON            ; --                    ; --  ;
; addr[2]  ; Input    ; ON            ; ON            ; --                    ; --  ;
; addr[6]  ; Input    ; ON            ; ON            ; --                    ; --  ;
; addr[7]  ; Input    ; ON            ; ON            ; --                    ; --  ;
; wr_n     ; Input    ; ON            ; ON            ; --                    ; --  ;
; rd_n     ; Input    ; ON            ; ON            ; --                    ; --  ;
; ale      ; Input    ; OFF           ; OFF           ; --                    ; --  ;
; rxd      ; Input    ; ON            ; ON            ; --                    ; --  ;
+----------+----------+---------------+---------------+-----------------------+-----+


+---------------------------------------------------------------------------------+
; Pad To Core Delay Chain Fanout                                                  ;
+---------------------------------------------------+-------------------+---------+
; Source Pin / Fanout                               ; Pad To Core Index ; Setting ;
+---------------------------------------------------+-------------------+---------+
; ad[0]                                             ;                   ;         ;
;      - uart:U_2|rUDR[0]                           ; 0                 ; ON      ;
;      - ebi:U_1|rAddrL[0]                          ; 0                 ; ON      ;
;      - uart:U_2|rUBRR[8]                          ; 0                 ; ON      ;
;      - uart:U_2|rUBRR[0]                          ; 0                 ; ON      ;
; ad[1]                                             ;                   ;         ;
;      - uart:U_2|rUDR[1]                           ; 0                 ; ON      ;
;      - ebi:U_1|rAddrL[1]                          ; 0                 ; ON      ;
;      - uart:U_2|rUCSZ0                            ; 0                 ; ON      ;
;      - uart:U_2|rUBRR[1]                          ; 0                 ; ON      ;
;      - uart:U_2|rUBRR[9]                          ; 0                 ; ON      ;
; ad[2]                                             ;                   ;         ;
;      - uart:U_2|rUDR[2]                           ; 0                 ; ON      ;
;      - ebi:U_1|rAddrL[2]                          ; 0                 ; ON      ;
;      - uart:U_2|rUCSZ1                            ; 0                 ; ON      ;
;      - uart:U_2|rUCSZ2                            ; 0                 ; ON      ;
;      - uart:U_2|rUBRR[10]                         ; 0                 ; ON      ;
;      - uart:U_2|rUBRR[2]                          ; 0                 ; ON      ;
; ad[3]                                             ;                   ;         ;
;      - uart:U_2|rUDR[3]                           ; 1                 ; ON      ;
;      - ebi:U_1|rAddrL[3]                          ; 1                 ; ON      ;
;      - uart:U_2|rTXEN                             ; 1                 ; ON      ;
;      - uart:U_2|rUSBS                             ; 1                 ; ON      ;
;      - uart:U_2|rUBRR[11]                         ; 1                 ; ON      ;
;      - uart:U_2|rUBRR[3]                          ; 1                 ; ON      ;
; ad[4]                                             ;                   ;         ;
;      - uart:U_2|rUDR[4]                           ; 1                 ; ON      ;
;      - ebi:U_1|rAddrL[4]                          ; 1                 ; ON      ;
;      - uart:U_2|rRXEN                             ; 1                 ; ON      ;
;      - uart:U_2|rUPM0                             ; 1                 ; ON      ;
;      - uart:U_2|rUBRR[4]                          ; 1                 ; ON      ;
; ad[5]                                             ;                   ;         ;
;      - uart:U_2|rUDR[5]                           ; 1                 ; ON      ;
;      - ebi:U_1|rAddrL[5]                          ; 1                 ; ON      ;
;      - uart:U_2|rUPM1                             ; 1                 ; ON      ;
;      - uart:U_2|rUDRIE                            ; 1                 ; ON      ;
;      - uart:U_2|rUBRR[5]                          ; 1                 ; ON      ;
; ad[6]                                             ;                   ;         ;
;      - uart:U_2|rTxDoneClr                        ; 0                 ; ON      ;
;      - uart:U_2|rUDR[6]                           ; 0                 ; ON      ;
;      - ebi:U_1|rAddrL[6]                          ; 0                 ; ON      ;
;      - uart:U_2|rTXCIE                            ; 0                 ; ON      ;
;      - uart:U_2|rUBRR[6]                          ; 0                 ; ON      ;
; ad[7]                                             ;                   ;         ;
;      - ebi:U_1|rAddrL[7]                          ; 1                 ; ON      ;
;      - uart:U_2|rUDR[7]                           ; 1                 ; ON      ;
;      - uart:U_2|rRXCIE                            ; 1                 ; ON      ;
;      - uart:U_2|rUBRR[7]                          ; 1                 ; ON      ;
; clk                                               ;                   ;         ;
; rst_n                                             ;                   ;         ;
; addr[4]                                           ;                   ;         ;
;      - uart:U_2|data_o[0]~105                     ; 1                 ; ON      ;
; addr[5]                                           ;                   ;         ;
;      - uart:U_2|data_o[0]~105                     ; 0                 ; ON      ;
; addr[3]                                           ;                   ;         ;
;      - uart:U_2|data_o[0]~105                     ; 0                 ; ON      ;
; addr[1]                                           ;                   ;         ;
;      - uart:U_2|data_o[0]~106                     ; 1                 ; ON      ;
; addr[0]                                           ;                   ;         ;
;      - uart:U_2|data_o[0]~106                     ; 0                 ; ON      ;
; addr[2]                                           ;                   ;         ;
;      - uart:U_2|data_o[0]~106                     ; 0                 ; ON      ;
; addr[6]                                           ;                   ;         ;
;      - uart:U_2|data_o[0]~106                     ; 0                 ; ON      ;
; addr[7]                                           ;                   ;         ;
;      - uart:U_2|data_o[0]~107                     ; 1                 ; ON      ;
; wr_n                                              ;                   ;         ;
;      - uart:U_2|rUCSZ1~14                         ; 0                 ; ON      ;
;      - uart:U_2|rTXEN~35                          ; 0                 ; ON      ;
;      - uart:U_2|rUDR[0]~351                       ; 0                 ; ON      ;
;      - uart:U_2|rUBRR[7]~490                      ; 0                 ; ON      ;
; rd_n