3-8译码器源代码,
资源简介:译码器的逻辑功能是将已赋予特定含义的一组二进制输入代码的原意"翻译"出来,变成对应的输出高低电平信号.该程序为3-8译码器.基于VHDL,其开发环境是MAXPLUS2.
上传时间: 2013-12-23
上传用户:lepoke
资源简介:VHDL的3-8译码器
上传时间: 2014-01-03
上传用户:llandlu
资源简介:用VHDL设计的3-8译码器,精简~!
上传时间: 2014-01-27
上传用户:chens000
资源简介:3-8译码器,BCD码转换10进制,计数器
上传时间: 2014-08-12
上传用户:Andy123456
资源简介:1、本程序模仿3/8译码器的功能 2、由拨码开关输入,led输出。
上传时间: 2015-09-09
上传用户:caixiaoxu26
资源简介:3-8译码器学校课程设计上载以大家共享,如有不足请多指教
上传时间: 2013-11-28
上传用户:csgcd001
资源简介:这是老师给的3—8译码器的源程序,自己刚才调试过了,真的成功了,哈哈……,有需要就看看吧
上传时间: 2014-07-26
上传用户:星仔
资源简介:循环纠错码译码器VHDL代码。通信方面FPGA设计基础代码。
上传时间: 2013-12-09
上传用户:xyipie
资源简介:按键扫描 51单片机加8279 8279通过74LS 138译码器扩展4×4键盘、6位显示器。 由3-8译码器对SL0~SL2译出键扫描线,由另一3-8译码器译出显示器的位扫描线,并采用了编码扫描方式。 为了防止出现重键现象,扫描输出线高位SL3不参加键扫描译码。CPU对8279的监...
上传时间: 2014-01-25
上传用户:skfreeman
资源简介:max-plus2 编写的3-8译码器
上传时间: 2016-05-17
上传用户:小眼睛LSL
资源简介:用VERILOG语言实现了常用3-8译码器.
上传时间: 2014-01-19
上传用户:xg262122
资源简介:本文件是利用verilog实现的3-8译码器
上传时间: 2013-12-16
上传用户:ecooo
资源简介:3-8译码器地简单实现,采用QUARTUSii5.0环境编译
上传时间: 2016-09-30
上传用户:rishian
资源简介:3-8译码器的仿真实验。本实验选用的仿真开发软件是MAX+plus II Version 9.3,原理图源文件保存在MyProject目录中,为138decoder.gdf,另有我写的实验报告,呵呵,适合仿真入门
上传时间: 2016-12-14
上传用户:米卡
资源简介:利用CASE语句的3-8译码器,3个为数据输入,3个为控制端,分别为S1,S2,S3,输出数据为八位
上传时间: 2017-01-23
上传用户:lwwhust
资源简介:采用CASE语句设计3-8译码器的示例程序
上传时间: 2013-12-23
上传用户:Late_Li
资源简介:decoder3_8实现了FPGA或CPLD 实现3-8译码器的功能
上传时间: 2014-01-07
上传用户:x4587
资源简介:3-8译码器和8-3BCD七段显示译码器
上传时间: 2013-12-24
上传用户:xhz1993
资源简介:EDA 七段译码器 VHDL代码
上传时间: 2014-11-01
上传用户:yyq123456789
资源简介:3-8译码器设计 4选1数据选择器设计 4位比较器设计 七人表决器设计 计数器设计 交通灯信号控制器设计
上传时间: 2017-08-13
上传用户:Thuan
资源简介:3-8译码器74HC138芯片手册,有需要的可以参考!
上传时间: 2022-03-31
上传用户:qdxqdxqdxqdx
资源简介:使用VHDL硬件描述语言边写的奇偶校验程序和3-8译码电路程序
上传时间: 2016-06-26
上传用户:xfbs821
资源简介:这是用VHDL语言编写的3-8编码器,可以看到程序简单可行
上传时间: 2017-01-19
上传用户:爱死爱死
资源简介:节约资源型 8位*8位 运算VHDL代码,采用串行运算,8 个时钟周期完成一次运算。QUARTUS下已验证
上传时间: 2015-08-10
上传用户:熊少锋
资源简介:MASK译码器设计代码MASK调制方式是采用多电平基带信号对一个高频载波进行平衡调制,得到多种幅度的高频已调波。它在频谱上是载波抑制的双边带信号,单侧边带的带宽等于基带信号本身的带宽,所以整个已调波带宽是基带信号带宽的二倍。 《通信原理》的课程设计
上传时间: 2014-01-22
上传用户:huangld
资源简介:文件是3线-8线译码器的VHDL语言实现,非常简单,仅供参考!!!
上传时间: 2020-05-06
上传用户:nathan1112
资源简介:练习用VHDL设计逻辑,用VHDL设计一个3-8译码器,对其进行时序仿真
上传时间: 2014-01-15
上传用户:1966640071
资源简介:弹簧挂锁设计--MSC.ADAMS View使用入门练习
上传时间: 2013-06-18
上传用户:eeworm
资源简介:数据选择器,半加器,3-8译码器vhd源代码。是最近学校的实验内容。我要成会员,所以都发上来供大家参考。
上传时间: 2014-07-07
上传用户:许小华
资源简介:巴克码生成与测试电路。 当计数脉冲不断进入由Q3Q2Q1组成的三位二进制异步计数器时,3-8译码器的8个输出经反相器后顺序输出高电平。其中五路信号经“或非”后再和其中3路“或”,在Y端便可顺序产生11000100代码序列。
上传时间: 2016-04-18
上传用户:极客