用vhdl语言编写的具有3-8译码器功能的代码,可以实现一码功能。
资源简介:采用CASE语句设计3-8译码器的示例程序
上传时间: 2013-12-23
上传用户:Late_Li
资源简介:1、本程序模仿3/8译码器的功能 2、由拨码开关输入,led输出。
上传时间: 2015-09-09
上传用户:caixiaoxu26
资源简介:这是老师给的3—8译码器的源程序,自己刚才调试过了,真的成功了,哈哈……,有需要就看看吧
上传时间: 2014-07-26
上传用户:星仔
资源简介:3-8译码器的仿真实验。本实验选用的仿真开发软件是MAX+plus II Version 9.3,原理图源文件保存在MyProject目录中,为138decoder.gdf,另有我写的实验报告,呵呵,适合仿真入门
上传时间: 2016-12-14
上传用户:米卡
资源简介:decoder3_8实现了FPGA或CPLD 实现3-8译码器的功能
上传时间: 2014-01-07
上传用户:x4587
资源简介:用VHDL设计的3-8译码器,精简~!
上传时间: 2014-01-27
上传用户:chens000
资源简介:vhdl的3-8译码器
上传时间: 2014-01-03
上传用户:llandlu
资源简介:3-8译码器学校课程设计上载以大家共享,如有不足请多指教
上传时间: 2013-11-28
上传用户:csgcd001
资源简介:译码器的逻辑功能是将已赋予特定含义的一组二进制输入代码的原意"翻译"出来,变成对应的输出高低电平信号.该程序为3-8译码器.基于VHDL,其开发环境是MAXPLUS2.
上传时间: 2013-12-23
上传用户:lepoke
资源简介:max-plus2 编写的3-8译码器
上传时间: 2016-05-17
上传用户:小眼睛LSL
资源简介:本文件是利用verilog实现的3-8译码器
上传时间: 2013-12-16
上传用户:ecooo
资源简介:利用CASE语句的3-8译码器,3个为数据输入,3个为控制端,分别为S1,S2,S3,输出数据为八位
上传时间: 2017-01-23
上传用户:lwwhust
资源简介:3-8译码器设计 4选1数据选择器设计 4位比较器设计 七人表决器设计 计数器设计 交通灯信号控制器设计
上传时间: 2017-08-13
上传用户:Thuan
资源简介:介绍了符合CCSDS标准的RS(255,223)码译码器的硬件实现结构。译码器采用8位并行时域译码算法,主要包括了修正后的无逆BM迭代译码算法,钱搜索算法和Forney算法。采用了三级流水线结构实现,减小了译码器的时延,提高了译码的速率,使用了VHDL语言完成译码器...
上传时间: 2013-10-17
上传用户:cc1915
资源简介:介绍了符合CCSDS标准的RS(255,223)码译码器的硬件实现结构。译码器采用8位并行时域译码算法,主要包括了修正后的无逆BM迭代译码算法,钱搜索算法和Forney算法。采用了三级流水线结构实现,减小了译码器的时延,提高了译码的速率,使用了VHDL语言完成译码器...
上传时间: 2013-12-13
上传用户:yzhl1988
资源简介:按键扫描 51单片机加8279 8279通过74LS 138译码器扩展4×4键盘、6位显示器。 由3-8译码器对SL0~SL2译出键扫描线,由另一3-8译码器译出显示器的位扫描线,并采用了编码扫描方式。 为了防止出现重键现象,扫描输出线高位SL3不参加键扫描译码。CPU对8279的监...
上传时间: 2014-01-25
上传用户:skfreeman
资源简介:3-8译码器74HC138芯片手册,有需要的可以参考!
上传时间: 2022-03-31
上传用户:qdxqdxqdxqdx
资源简介:Turbo码是一类并行级联的系统卷积码,它是在综合级联码、最大后验概率(MAP)译码、软输入软输出及迭代译码等理论基础上的一种创新。Turbo码的基本原理是通过对编码器结构的巧妙设计,多个子码通过交织器隔离进行并行级联编码输出,增大了码距。译码器则以类似...
上传时间: 2013-04-24
上传用户:shanml
资源简介:3-8译码器,BCD码转换10进制,计数器
上传时间: 2014-08-12
上传用户:Andy123456
资源简介:基于VHDL语言的HDB3码编译码器的设计 HDB3 码的全称是三阶高密度双极性码,它是数字基带传输中的一种重要码型,具有频谱中无直流分量、能量集中、提取位同步信息方便等优点。HDB3 码是在AMI码(极性交替转换码)的基础上发展起来的,解决了AMI码在连0码过多时...
上传时间: 2015-12-21
上传用户:jeffery
资源简介:38译码器的设计,使用vhdl设计译码器,可以下载到开发板上看结果
上传时间: 2013-12-17
上传用户:lnnn30
资源简介:用VERILOG语言实现了常用3-8译码器.
上传时间: 2014-01-19
上传用户:xg262122
资源简介:<Verilog HDL 语言编程》 RS(204,188)译码器的设计
上传时间: 2013-11-30
上传用户:lizhen9880
资源简介:3-8译码器地简单实现,采用QUARTUSii5.0环境编译
上传时间: 2016-09-30
上传用户:rishian
资源简介:精通verilog HDL语言编程源码9——RS(204,188)译码器的设计
上传时间: 2013-12-20
上传用户:独孤求源
资源简介:RS(204,188)译码器的设计 异步FIFO设计 伪随即序列应用设计 CORDIC数字计算机的设计 CIC的设计 除法器的设计 加罗华域的乘法器设计
上传时间: 2017-01-24
上传用户:缥缈
资源简介:卷积编码器和viterbi译码器的设计与仿真
上传时间: 2013-12-25
上传用户:yoleeson
资源简介:3-8译码器和8-3BCD七段显示译码器
上传时间: 2013-12-24
上传用户:xhz1993
资源简介:基于vhdl的hdb3编译码器的设计与实现
上传时间: 2014-01-13
上传用户:2525775
资源简介:2_1_9_软判决Viterbi译码器的设计与FPGA实现论文
上传时间: 2018-03-26
上传用户:laurentnov