Verilog源代码,实现串并转换

提供《串并转换源代码．串 并转换源代码．》完整VHDL/FPGA/Verilog工程技术资料下载（归档大小 48 K），包含相关硬件原理图参考、开发文档或源代码工程。

verilog实现串并转换程序，适合初学FPGA的爱好者参考学习

提供《一个可综合的串并转换接口verilog源代码》完整VHDL/FPGA/Verilog工程技术资料下载（归档大小 6 K），包含相关硬件原理图参考、开发文档或源代码工程。

用VHDL编写的并串转换和串并转换实例，希望对您有所帮助，其中输入数据是时钟的16倍

用verilog HDL编写的并串转换模块，在ISE软件仿真过，也可综合

VHDL串并转换源程序，可以实现信号在串行和并行间的转换。