M进制可逆计数器的设计、仿真及实验

在Quartus II开发环境中，使用Verilog语言和层次文件输入法设计的十进制可逆计数器。该资料详细介绍了如何实现一个灵活且功能强大的计数器，适用于各种数字系统设计项目。对于学习FPGA开发和数字电路设计的学生和工...

提供《电子时钟VHDL程序与仿真 10进制计数器设计与仿真 6进制计数器设计与仿真》完整模拟电子工程技术资料下载（归档大小 59 K），包含相关硬件原理图参考、开发文档或源代码工程。

该文档为Multisim仿真60进制计数器讲解文档，是一份不错的参考资料，感兴趣的可以下载看看，，，，，，，，，，，，，，，，，

该文档为PID控制器设计及仿真简介资料，讲解的还不错，感兴趣的可以下载看看…………………………

提供《用VHDL 设计的单时钟同步十进制可逆计数器的设计》完整模拟电子工程技术资料下载（归档大小 2 K），包含相关硬件原理图参考、开发文档或源代码工程。

This circuit is a synchronous, reversible, up/down counter.The 191 is a 4-bit binary counter. Sy