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用VHDL写的一个8位全加器的实验程序,供新手参考
用VHDL写的一个8位全加器的实验程序,供新手参考
VHDL/FPGA/Verilog
59 K
113 次下载
2017-03-03
资源详细信息
文件格式
RAR
文件大小
59 K
资源分类
VHDL/FPGA/Verilog
上传者
harveywang
发布时间
2017-03-03 00:10
下载统计
113
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2 积分
用VHDL写的一个8位全加器的实验程序,供新手参考 - 资源详细说明
用VHDL写的一个8位全加器的实验程序,供新手参考
用VHDL写的一个8位全加器的实验程序,供新手参考 - 源码文件列表
本资源包含 24 个源码文件
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1
eight.rpt
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2
u3254266.dls
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3
eight.ndb
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4
eight.snf
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eight.jpg
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eight.sym
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8
u1058035.dls
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eight.fit
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11
u6288413.dls
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12
eight.sof
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13
u4070388.dls
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