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VHDL/FPGA/Verilog
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两个浮点数相加的加法器
两个浮点数相加的加法器
VHDL/FPGA/Verilog
2 K
95 次下载
2016-07-22
资源详细信息
文件格式
RAR
文件大小
2 K
资源分类
VHDL/FPGA/Verilog
上传者
c_word
发布时间
2016-07-22 00:06
下载统计
95
次
所需积分
2 积分
两个浮点数相加的加法器 - 资源详细说明
两个浮点数相加的加法器,使用verilog编写
两个浮点数相加的加法器 - 源码文件列表
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1
flowadd.v
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