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VHDL/FPGA/Verilog
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基于高速串行BCD 码除法的数字频率计的设计
基于高速串行BCD 码除法的数字频率计的设计
VHDL/FPGA/Verilog
205 K
111 次下载
2013-12-23
资源详细信息
文件格式
RAR
文件大小
205 K
资源分类
VHDL/FPGA/Verilog
上传者
gsxyndll
发布时间
2013-12-23 02:21
下载统计
111
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2 积分
基于高速串行BCD 码除法的数字频率计的设计 - 资源详细说明
基于高速串行BCD 码除法的数字频率计的设计
基于高速串行BCD 码除法的数字频率计的设计 - 源码文件列表
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1
te187.pdf
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