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定点除法器程序
定点除法器程序
VHDL/FPGA/Verilog
19 K
130 次下载
2016-06-09
资源详细信息
文件格式
RAR
文件大小
19 K
资源分类
VHDL/FPGA/Verilog
上传者
bing1728
发布时间
2016-06-09 20:51
下载统计
130
次
所需积分
2 积分
定点除法器程序 - 资源详细说明
定点除法器程序,分为被除数大于除数和除数大于被除数两种情况
定点除法器程序 - 源码文件列表
本资源包含 8 个源码文件
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1
makefile
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2
dsptyp.h
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3
test_div.c
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4
aaa.sh
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5
math.h
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6
sl1_basic_op.h
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7
bbb.tcl
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8
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